Устройство для управления динамической памятью

Авторы патента:

G11C7 - Устройства для записи или считывания информации в цифровых запоминающих устройствах (G11C 5/00 имеет преимущество; вспомогательные схемы в запоминающих устройствах, использующих полупроводниковые приборы G11C 11/4063,G11C 11/413, G11C 11/4193)

G11C11/406 - управление или регулирование циклов восстановления или регенерации заряда

Изобретение относится к вычисли- ,тельной технике, в частности к устройствам управления запоминающими устройствами динамического типа. Цель изобретения - повышение быстродействия . Устройство содержит генератор 1 регенерации, блок 2 запроса регенерации , входы 3, 4 записи И чтения устройства , блок 5 формирования сигналов обращения, арбитр 6, триггеры 7, 8 режимов работы, элементы ШТИ-НЕ 9, 16, триггеры 11, 14 сброса циклов, блоки 12, 19 запуска циклов, элемент И-НЕ 18, вход 15 начальной установки устройства, элемент НЕ 17, генератор 10 синхронизации. Введение элемента И-НЕ 13 с соответствующими связями дает возможность сократить длительность цикла обращения в режиме регенерации с 650 до 300 НС. 1 ил. СЛ

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (191 (ll) А1 (58 4 С 1! С 7/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А ВТОРСНОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

rlO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21).4227332/24-24 (22) 11.02 ° 87 (46) 15.12.88. Бюл. У 46

,71) Каневский электромеханический завод "Магнит" (72), В.К.Скубко (53) 681 ° 325(088.8) (56) Патент Франции Ф 2431749, кл. С ll С 7/00, опублик, 1980.

Техническое описание ТС 2606.0014;

ПТ3.065.087. IIT0.005.047 ТУ. (54) УСТРОЙСТВО ДЛЯ УПРАВЛЕНИЯ ДИНАМИЧЕСКОЙ ПАМЯТЪЮ (57) Изобретение относится к вычисли,тельной технике, в частности к устройствам управления запоминающими устройствами динамического типа. Цель изобретения вЂ” поньппение быстродействия. Устройство содержит генератор 1 регенерации, блок 2 запроса регенерации, входы 3, 4 записи и чтения устройства, блок 5 формирования сигналов обращения, арбитр 6, триггеры 7, 8 режимов работы, элементы ИЛИ-НЕ 9, l6 триггеры 11, 14 сброса циклов, блоки 12, 19 запуска циклов, элемент

И-НЕ 18, вход 15 начальной установки устройства, элемент НЕ 17, генератор !

О синхронизации. Введение элемента

И-НЕ 13 с соответствующими связями дает воэможность сократить длительность цикла обращения в режиме реге- а ф нерации с 650 до 300 нс. 1 ил.

1444883

Изобретение относится к вычислительной технике, в частности к устройствам управления запоминающими

Ф устройствами динамического типа.

Цель изобретения вЂ” повышение быстродействия устройства.

На чертеже изображена структурная схема устройства для управления дина" мической памятью. 10

Устройство содержит генератор 1 регенерации, блок 2 запроса регенерации, входы 3 и 4 записи и чтения устройства, блок 5 формирования сигналов обращения, арбитр 6, триггеры 7 и 8 режимов работы, элемент ИЛИ-НЕ 9, генератор 10 синхронизации, первый триггер ll сброса циклов, первый блок 12 запуска циклов, элемент И-НЕ

13, второй триггер 14 сброса циклов, 20 вход 15 начальной установки устройства, элемент ИЛИ-НЕ 16, элемент НЕ

17, элемент И-НЕ 18, второй блок 19 запуска циклов, Устройство работает следующим об- 25 разом.

Генератор 1 регенерации через блок 2 запроса регенерации при отсутствии управляющих сигналов ЗПЗУ., ЧТЗУ на входах 3 и 4 блока 5 формирования 30 сигналов обращения в начале цикла устанавливает арбитр 6 H триггеры 7

11 II и 8 режимов работы в положение 1

" 0 " . (р ежим " Регенерация " ), что через элемент ИЛИ-НЕ 9 при помощи г енер атор а 1 0 синхр о нй з ации и через триггер

1 l сброса циклов дает р аэ р еше ни е н а отработку полуцикл а первым блоком 1 2 эапу с к а циклов, который формирует на выход устройства импульс приема адре- 40 с а строки RAS . Сигнал " 1 " с выхода блока 1 2 поступает на один и з входов элемента И- НЕ 1 3, н а другой вход кот о ро го сигнал " 1 " поступает с выход а триггера 7 режимов работы . В р е з ультате сигн ал " 0 " с выхода элемента

И-НЕ 1 3 поступает н а установочный вход триггера 1 4 сброса циклов, что приводит к сбросу цикла синхр ониз a1l 11 11 ции в режиме Регенерация, т.к. 1 с входа 15 начальной установки поступает на вход "Сброс" триггера 14.

На выходе элемента ИЛИ-НЕ 16 во время прохождения полуцикла формируется уровень "0", который через элемент НЕ 17 поступает на один из входов элемента И-НЕ 18, на второй вход которого в режиме. "Регенерация" тоже поступает уровень "l", В результате блок 2 запроса регенерации меняет свое состояние на противоположное.

При наличии одного иэ управляющих сигналов ЧПЗУ или ЧТЗУ арбитр 6 устанавливается в положение "0"-"1"., что соответствует режимам "Запись" ипи

"Чтение".

Таким образом, при каждом цикле синхронизации в .режиме "Регенерация" выигрыш во времени составит половину цикла синхронизации.

Формула изобретения

Устройство для управления динамической памятью, содержащее генератор регенерации, генератор синхронизации, блок запроса регенерации, блок формирования сигналов обращения, арбитр, первый и второй триггеры режимов работы, первый и второй триггеры сброса циклов, первый и второй блоки запуска циклов, элемент HE два элемента ИЛИ-НЕ и первый элемент И-НЕ, выход которого соединен с первым входом блока запроса регенерации, второй вход которого соединен с выходом генератора регенерации, а выход вЂ” с первым входом арбитра, второй вход которого соединен с выходом блока формирования сигналов обращения, пер" вый и второй -входы которого соединены с входами записи и считывания устройства, выход которого соединен с первым выходом. первого блока запуска циклов, синхровход которого соеди1 нен с выходом генератора синхронизации и синхровходами второго блока запуска циклов и первого и второго триггеров сброса циклов, первый и второй выходы арбитра соединены с информационными входами первого и второго триггеров режимов работы, входы синхронизации которых соединены с выходом первого элемента ИЛИНЕ н входом элемента НЕ, выход которого соединен с первым входом первого элемента И-НЕ, второй вход которого соединен с выходом первого триггера режимов работы и первьй входом второго элемента ИЛИ-НЕ, второй вход которого соединен с выходом второго триггера режимов работы, а выход вЂ” с информационным входом второго триггера сброса циклов, выход которого соединен с входом разрешения работы первого блока запуска циклов, вход сброса которого соединен с первым выхоСоставитель Е,Мурзина

Техред М. Ходанич Корректор Л.Патай

Редактор И,Рыбченко

Заказ 6511/54

Тираж 590 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4 .

3 . 144 дом первого триггера сброса циклов и входом установки второго триггера сброса циклов, второй выход первого блока запуска циклов соединен с входом разрешения работы второго блока запуска циклов, выход которого соединен с информационным входом первого триггера сброса. цикла, второй выход которого соединен с первым входом первого элемента ИЛИ-НЕ, второй вход которого соединен с третьим выходом первого блока запуска циклов, вход

4883

4 сброса первого триггера сброса цйклов соединен с входом начальной установки устройства, о т л и ч а ювЂ” щ е е с я тем, что, с целью повышения быстродействия, в него введен второй элемент И-НЕ, выход которого соединен с установочным входом первого триггера сброса циклов, а первый и второй входы вЂ” с выходом первого триггера режимов работы и вторым выходом первого блока запуска циклов соответственно.

Устройство для управления динамической памятью

Изобретение относится к вычислительной технике и может быть использовано для записи (программирования) информации в полупроводниковые Злоки постоянной памяти (микросхемы ППЗУ) и контроля этих блоков в динамических режимах и при изменении импульсного питания

Магнитооптический способ детектирования вертикальных блоховских линий // 1439678

Изобретение относится к области вычислительной техники и может быть использовано при построении запоминающих устройств на вертикальных блоховских линиях (ВБЛ)

Усилитель записи-считывания // 1437913

Изобретение относится к вычислительной технике, в частности к интегральным биполярным схемам оперативной памяти

Устройство импульсного питания для блока постоянной памяти // 1437912

Изобретение относится к вычислительной техинке и может быть использовано в информационно-измерительных системах

Формирователь импульсов // 1436126

Изобретение относится к электротехнике и может быть использовано при построении универсальных и специализированных цифровых устройств, в частности быстродействуняцих запоминающих устройств (ЗУ), изготавливаемых по интегральной ЩП-технологии

Устройство для регенерации динамической памяти // 1434497

Изобретение относится к вычислительной технике и может быть использовано для регенерации динамической памяти ЭВМ

Устройство для управления регенерацией информации в блоках памяти // 1434496

Устройство для формирования адресов буферной памяти // 1434495

Изобретение относится к вычислительной технике и используется в блоках буферной памяти

Устройство для коррекции видеосигналов // 1426470

Изобретение относится к вычислительной технике и может быть использовано для устранения ошибок, введенных во время записи или воспроизведения информации

Устройство для программирования микросхем постоянной памяти // 1425779

Изобретение относится к области вычислительной техники, а именно, к управляемым от ЭВМ устройствам программирования , и может быть использовано для программирования микросхем постоянной памяти

Способ считывания информации в мноп-элементе памяти // 1434499

Изобретение относится к микроэлектронике и может быть использовано при разработке репрограммируемых постоянных запоминагацих устройств

Способ записи и считывания информации в мноп-элементе памяти и матричный накопитель для запоминающего устройства // 1405089

Изобретение относится к вычислительной технике и может быть использовано для создания как электрически программируемых постоянных запоминающих устройств, так и многократно перепрограммируемых запоминающих устройств повып еннай информационной емкости на основе МДП- структур, в частности МНОП-транзисторов

Способ записи и считывания информации в мноп-элементе памяти,мноп-элемент памяти и матричный накопитель для запоминающего устройства // 1405088

Изобретение относится к вычислительной технике и может быть использовано для создания как электрически программируе- .мы.ч ПЗУ, так и многократно мерепрограммируемы .х ЗУ новын1енной информационной е.мкости на основе МДП-структур, в частности МНОП-транзисторов

Адресный формирователь на кмдп-транзисторах // 1280451

Изобретение относится к вычислительной технике и может быть использовано в запоминающих, устройствах на КМДП-транзисторах для запоми-г нания адресных сигналов и формирования сигналов, поступающих на дешифраторы запоминающего устройства

Устройство для формирования кода маски // 1262573

Изобретение относится к вычислительной технике и может быТь использовано в устройствах сдвига, построенных на базе 1щклического сдвигателя

Источник опорного напряжения для оперативной памяти // 1254558

Изобретение относится к области микроэлектроники и может быть использовано в динамических ВДП БИС

Устройство для управления оперативной динамической памятью // 1251174

Устройство для управления регенерацией динамической памяти // 1239749

Изобретение относится к вычислительной технике и может быть использовано в запоминающих .устройствах на динамических элементах памяти

Устройство для управления регенерацией информации в динамической памяти // 1152034

Устройство для загрузки данных // 1103236

Запоминающее устройство и ведущее устройство // 2348992

Изобретение относится к запоминающему устройству и к ведущему устройству, использующему это запоминающее устройство