Контроллер динамического оперативного запоминающего устройства

 

Изобретение относится к вычислительной технике, а именно к микропроцессорным устройствам с динамическим ОЗУ. Цель изобретения - расширение функциональных возможностей за счет использования контроллера в ждущем режиме. Контроллер содержит первый, второй и третий элементы ИЛИ-НЕ, дешифратор управляющих сигналов , триггер обращения(регенерации, элемент ИЛИ, одновибратор, три эле мента НЕ, счетчик адресов регенерации , коммутатор адреса. Новым в контроллере является введение второго и третьего элементов ИЛИ и элемента И. Контроллер реяпизует обра- ;щения к ОЗУ в режимах чтения и записи и периодической регенерации информации ОЗУ. При этом рёгеиерация обеспечивается в обычном режиме выполнения программы, состояниях ОЖИДАНИЕ и ОСТАНОВ микропроцессорного устройства и состоянии блокировки обращений к ОЗУ. Период регенерации, в котором количество циклов регенерации равно количеству обращений к ОЗУ, зависит от конкретной программа. Частота регенерации снижается более чем на порядок, значительно уменьшая мощность, затрачиваемую на регенерацию . 2 ил. с (Л

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (sg 4 G 06 F 13/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ первый, второй и третий элементы

ИЛИ-НЕ, дешифратор управляющих сигЯ напов, триггер обращения регенерации, элемент ИЛИ, одновибратор, три эле мента НЕ, счетчик вдресов регенера. ции, коммутатор адреса. Новым в контроллере является введение второго и третьего элементов ИЛИ и элемента И. Контроллер реализует обра:щения к ОЗУ в режимах чтения и записи и периодической регенерации информации ОЗУ. При этом регенерация обеспечивается в обычном режиме вьгполнения программы, состояниях ОЖИДАНИЕ и ОСТАНОВ микропроцессорного

C устройства и состоянии блокировки э обращений к ОЗУ. Период регенерации, в котором количество циклов регене рации равно количеству обращений к

ОЗУ, зависит от конкретной программы.

Частота регенерации снижается более ф чем на порядок, значительно уменьшая мощность, затрачиваемую на регенера- ф „ цию. 2 ил. 4ь

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4218702/24-24 (22) 01.04.87 (46) 07.12.88. Бюл . 11 45 (72) А,Г.Мовсесян (53) 681 ° 325 .(088,8) (56) Козевич О.П. и др. Применение динамических ОЗУ в микропроцессорных системах. — Вопросы радиоэлектроники.

Сер. ЭВТ, 1981, вып, 2, с. 63 68.

Еремин N.À., Морозов А.Г. Контроллер динамического ОЗУ для микропроцессорных устройств. — Микропроцессорные средства и системы, 1986, N 3, с. 75-77, рис. 1.2. (54) КОНТРОЛЛЕР ДИНАМИЧЕСКОГО ОПЕРАТИВНОГО ЗАПОМИНАИЩЕГО УСТРОЙСТВА (57) Изобретение относится к вычислительной технике, а именно к микропроцессорным устройствам с динамическим ОЗУ. Цель изобретения — расширение функциональных возможностей за счет использования контроллера в ждущем режиме. Контроллер содержит

„„SU„„1442995 А 1

144?995

Изобретение относится к вычислительной технике, а именно к микропроцессорным устройствам с динамическим ОЗУ, r

Цель изобретения — расширение функциональных возможностей эа счет использования контроллера в ждущем режиме.

На фиг.l приведена функциональная схема контроллера динамического ОЗУ, ча фиг.2 — временная диаграмма работы контроллера, Контроллер (фиг.l) содержит первый l второй 2 и третий 3 элементы

ИЛИ-HE первый 4, второй 5 и третий

6 элементы ИЛИ, триггер 7 обращения регенерации, одновибратор 8, первый

9, второй 10 и третий !1 элементы НЕ, счетчик 12 адресов регенерации, комму-N татор 13 адреса, дешифратор 14 управ.. ,пяющих сигналов, элемент И 15.

Контроллер предназначен для реализации обращений к ОЗУ в режимах чтения и записи и периодической регенеоации информации ОЗУ. При этом регенерация обеспечивается в обычном режиме выполнения программы и в состояниях пОжидание и Останов микропроцессорного устройства. ЗО

Рассмотрим работу контроллера в основном режиме — выполнение программы характеризующемся отсутствием сигналов Ожиданиеп и 1Блокировк;-." (фиг.2) . До поступления сигнала "Чте- 35 ние или "Запись" на входе .броса триггера 7 — низкий уровень, вследствие чего на входе записи сче; ика 12высокий уровень, раэре акающий тал t -;р-з-. вание счетчика при условии пoeтупле- 40 ния на синхровход счетчика 12 тактового сигнала Ф2. На первый управляющий вход коммутатора 13 поступает низкий уровень с прямого выхода тр;л: гера 7, поэтому адрес прсдыдущей регенерированной строки 1+1 буде.. поступать через коммутатор 13 на выходы разрядов адреса АО...А6 ОЗУ устройства. Одновременно высок .й уровень с инверсного выхода три."гера 5Î

7, поступая на трегий управляющий вход дешифратора 14 и на вход эле-" мента ИЛИ-НЕ 3, запрещает формир;.ванне дешифратором 14 сигналов стробэ адреса столбцов CAS и разрешения 55 записи 11Е .

С поступлением сигнала Чтение- или "Запись" тактовый сигнал Ф2 ч;= рез элемент И 15 поступает на синхровход счетчика 12, в результате чего счетчик переключается и на информационных входах третьей группы коммутатора 13 появляется адрес следующей, {i+2)-й строки, подлежащей регенерации. Поскольку тактовый сигнал

Ф2 одновременно поступает на синхровход триггера 7, последний переключается, вследствие чего: на первый управляющий вход комму;.атора 13 поступает высокий уровень, ТеМ самым запрещая прохождение на гpyBBy выходов коммутатора 13 адрес,-; следующей регенерируемой строки и разрешая прохождение на группу выхо,цов коммутатора 13 младших (АО...А6) или старших (А7...А13) разрядов адреса ОЗУ, поступающих соответственно на первую и вторую группы входов коммутатора 1 3 9 запускается одновибратор 8 на выходе которого появляется положительый имгульс, после его инверсии на торой управляющий вход коммутаtopi; .3 поступает отрицатег..ьнья",;,:ми :;.ь; з результате чего на выхо-; коммута тора 13 проходят разряды адреса

АО...Аб от микропроцессорного устройства (фиг. 2, М вЂ” младшие разряды); на вход записи счетчика 12 через элемент НЕ 10 поступает отрицательный уровень, посредством которого техущее состояние группы выходов счетчика 12, т,е. адрес строки ..+2,. запоминается в счетчике 12; на третий управляющий вход пешиф-ратора .4 поступает раз;.ешагг;й отрицательный уровень; на первый вход элемента ИЛИ-НЕ

3 поступает отрицательный уровень.

По окончании действия вь ход :.о:-"" игнала одновибра орэ сиг."- .а 7 !. ба адреса строк {RAG) поступает н одноименный вход ОЗУ. После "-. p ки на элементе НЕ 11 на второй управ" ляющий вход коммут:,тора 13 поступает положительный уровень, в р=-::.,.,чьта;:е чего на выход коммутатора .3 прок: цят разряды А7...A13 от микропроцесс сорного устройства {фиг.2, С™ стар-шие разряды).

По окончании действия сигнала Ф2 на первой группе выходов дешифратора

14 появляется один из сигналов строба адреса столбцов С,",.Я О в зависимости от на ения разряде ращение на единицу, а едновкбратор

8 формирует сигнал RAS. Триггер 7 находится в состоянии блокировки обращения и разрешения регенерации, соответствующем низкому уровню на первом вь. ходе тркгг ера 7, Состояние Ожидание микропроцессор-::;-го устройства в отличие от сос— тояк"..- . "Останов характеризуется

II ll отсутствием снятия сигнала Чтение кли "Запись". Благодаря связи элемента ИЛИ 6 с сигналом "Ожидание" в контроллере циклы регенерации происходят без помех.

В отличие от данных, находящихся в ОЗУ, управляющая программа микропроцессорного устройства обычно располагается в ПЗУ, При обращении к ПЗУ для выборки команды микропроцессорное устройство вырабатывает сигнал

"Блокировка", запрещающий обращение к ОЗУ блокировкой сигнала "Чтение" клк "Запксь". В представленном контроллере регенерация ОЗУ при блокировке обращении к нему также блокирована.

Формула изобретения

Контроллер динамического оперативного запоминающего устройства, содержащий три элемента ИЛИ-HE дешифратор управляющих сигналов, триггер обращения регенерации, первый элемент

ИЛИ, одновибратор, три элемента НЕ, счетчик адресов регенерации и коммутатор адреса, информационные входы первой и второй групп которого соединены с входами первой и второй групп разрядов адреса контроллера соответственно, вход Чтение" которого соединен . с первым входом первого элемента ИЛИ-HF. выход которого соединен с первым входом первого элемента ИЛИ, второй вход которого соединен с выходом второго элемента

ИЛИ-НЕ и входом первого элемента НЕ, выход которого соединен с первым управляющим входом дешифратора управляющих сигналов, второй управляющий вход которого соединен с выходом третьего элемента ИЛИ-HF. первый вход которого соединен с третьим управляющим входом дешифратора управляющих сигналов, с инверсным выходом и информационным входом триггера обращения регенерации, прямой выход

3 144299 адреса А14 и А15 микропроцессорного устройства. На этом заканчивается обращение к ОЗУ в режиме чтения.

Если обращение к ОЗУ происходит в режиме записи, то на первый вход дешифратора 14 поступает отрицательный уровень, поэтому по окончании действия сигнала Ф2 на второй группе выходов дешифратора 14 появляется один кз сигналов разрешения записи

MF0...Ю3 в зависимости от значения

А14 и А15. Вместе с ранее сформированными сигналами RAS и СА$ они обеспечивают поступление к соответствующим входам ОЗУ всей номенклатуры управляющих сигналов в режиме записи.

Передним фронтом следующего сигнала Ф2 триггер 7 вновь переклю- 20 чается, и на его выходе восстанавливается низкий уровень, в результате чего: на первый управляющий вход комму= татора 13 поступает низкий уровень, 25 вследствие чего на его выход проходит адрес регенерируемой строки

1+2, находившейся на выходах счетчика 12; благодаря задержке на элементе НЕ 10, переключения счетчика 30

I2 на адрес следующей регенерируемой строки i+3 не будет; на третий управляющий вход дешифратора 14 и первый вход элемента ИЛИНЕ 3 поступает высокий уровень, тем самым блокируя формирование сигналов

CAS u ME не нужных в циклах регенерации.

Этот же передний фронт сигнала Ф2 запускает одновибратор 8, вследствие 40 чего на соответствующий выход поступает сигнал RAS, необходимый как при обращениях к ОЗУ, так и при его регенерации, Следующий цикл регенерации в опи- 45 сываемом режиме выполнения программы происходит идентично после следующего обращения к ОЗУ для чтения или записи.

Регенерация ОЗУ с тактовой частотой микропроцессорного устройства в 50 контроллере осуществляется в состояниях "(hmдание" и "Останов, характерных наличием сигнала Отдание".

В этом случае (фиг. 1 и 2) сигнал

Ф2 присутствует на выходе элемента 55

И 15 все время, пока сигнал "Ожиданиеп имеет высокий уровень. Поэтому по каждому переднему фронту Ф2 груп†:.à вь,ходов счетчика 12 получает при1442995 которого соединен с первым управляющим входом коммутатора адреса и входом второго элемента HE информационные входы третьей и четвертой групп которого соединены с информационными входами и выходами счетчика адресов регенерации, вход записи которого соединен с выходом второго элемента HF., входы третьей группы разрядов адреса контроллера соединены с первым и вторым информационными входами дешифратора управляющих сигналов, выходы первой и второй групп которого соединены соответственно с выходами сигнала строба адреса столбцов и сигнала разрешения записи контроллера, выход сигнала строба адреса строк которого соединен с выходом одновибратора и входом третьего элемента HF., выход которого соединен с вторым управляющим входом коммутатора адреса, выход которого соединен с выходом разрядов адреса

ОЗУ контроллера, вход Запись" которого соединен с первым входом второго элемента ИЛИ-НЕ, о т л и ч а ю— шийся тем, что, с целью расширения функциональных воэможностей

О за счет использования контроллера в ждущем режиме, в него введены второй и третий элементы ИЛИ и элемент

И, причем первый вход второго элемен та ИЛИ соединен с входом Блокировка" контроллера, вход Ожидание которо10 го соединен с вторым входом второго элемента ИЛИ и первым входом третьегэлемента ИЛИ, второй вход которого соединен с выходом первого элемента

ИЛИ и входом сброса триггера обращения регенерации, синхровход которо"о соединен со счетным входом счетчика адресов регенерации, входом одновибратора, четвертым управляющим входом дешифратора управляющих сигналов, вторым входом третьего элемента ИЛИ-НЕ и выходом элемента И, первый и второй входы которого соепинены соответственно с выходом третьего элемента ИЛИ и тактовым входом

25 контроллера, выход второго элемента

ИЛИ соединен с вторыми входами перв о и второго элементов ИЛИ-НЕ.

1442995

Составитель Е.Мурзина

Редактор В,Петрапт Техред М.Ходанич Корректор Л.Пилипенко

Заказ 6386/46

Тираж 704 Подписное

ВИИИПИ Государственного комитета СССР по делам изобретении и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, r, Ужгород, ул. Проектная, 4

s фД

„=В а