Устройство ассоциативного кодирования и объемного сжатия информации

 

Изобретение относится к автоматике и вычислительной технике. Его использование в многодатчиковых экспериь5ентах ядерной физики, позволяет повысить быстродействие. Устройство содержит блок 1 памяти, селекторы 2, 3 кода, счетчик 5, формирователь 6 импульсов, шифраторы 8-10, триггер 11, блок 1 2 управления и элемент И 1.5. Благодаря введению селектора кода, формирователя 7 импульсов, блока 13 преобразования кодов, блока 14 ключей и элементов 16, 17 задержки в устройстве осуществляется более полное сжатие информации., что и обеспечива™ ет большее быстродействие. 6 з.п.ф-лы, 9 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (191 (1П 1

SU (5I)4 Н 03 М 7/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

H ABTOPCHGMV СВИДЕТЕЛЬСТВУ

Ф ф:

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 42581 63/24-24 (22) 08. 06. 87 (46) 30,11,88, Бюл; У 44 (75) А,А.Грачев (53) 681.325(088.8) (56) Приборы и техника эксперимента, 1973, 9 1, с.101-104.

Авторское свидетельство СССР

В 1300639 кл. Н 03 М 7/00, 1985. (54) УСТРОЙСТВО АССОЦИАТИВНОГС КОДИРОВАНИЯ И ОБЪЕМНОГО СЖАТИЯ ИНФОРМАЦИИ r (э ) Изобретение относится к автоматике и вычислительной технике. Его использование в многодатчиковых экспериментах ядерной физики, позволяет повысить быстродействие. Устройство содержит блок 1 памяти, селекторы 2, 3 кода, счетчик 5, формирователь 6 импульсов, шифраторы 8-10, триггер

11, блок 12 управления и элемент И 15.

Благодаря введению селектора 1 кода, формирователя 7 импульсов, блока 13 преобразования кодов, блока 14 ключей и элементов 16, 17 задержки в устройстве осуществляется более полное сжатие информации., что и обеспечивает большее быстродействие. 6 s.ï,ô-лы, 9 ил.

1441484

Изобретение относится к Blrrтоматике и вычислительной технике и мажет бьггь использована в системах обработки информации, получаемой в мнагодатчи5 ковых экспериментах, Цель изобретения — повышение быстродействия устройства, На фиг.l изображена функциональная схема предлагаемого устройства; на фиг,2 — блок памяти, на фиг.3 первый селектор кода; на фиг,4 второй селектор кода; на фиг.5 — третий селектор кода; на фиг.6 — первый формирователь импульсов; на фиг.7 второй формирователь импульсов; на фиг.8 — блок управления; на фиг.9 блок преобразования кодов.

Устройство содержит блок 1 памяти, первый 2, второй 3 и третий

4 селекторы кода, счетчик 5 первый 6 и второй 7 формирователи импульсов, первый 8, второй 9 и третий 10 шифраторы, триггер 11, блок 12 управления, блок 13 преобразования кодов, блок 14 ключей, элемент И !5, первый 16 и второй 17 эле-. менты задержки, вход 18 начала цикла., вход 19 конца цикла, вход 20 сброса, :актовый вход 21, информациоп ы выходы 22, первый 23, второй 24 и третий 25 управляющие выходы, Блок 1 памяти содержит запоминающий модуль 26, первую 27 и вторую

28 группы ключей, дешифратор 29, переключатель 30, первый 31 и в горой

32 одновибраторы, элемент ИЛИ 33,элемент 34 задержки, первые 35, вторые

36 и третьи 37 входы, четвертый вход 40

38, первые 39, вторые 40 и третий 1

ВЫХОДЫ.

Первый селектор 2 кода содержит триггеры 4? группы 43 элементов НЕ, пс-.рвую — пятую группы 44 — 48 эле- 45 ментов И,, первую 49 и вторую 50 группы элементов ИЛИ, резистор 51, источник 52 постоянного напряжения, первые входы 53, второй — четвертый входы 54 — 56, первь1е выходы 57, второй 50 выход 58, третин выходы 59, четвертый 60 и пятый 61 выходы.

Второй селектор 3 кода содержит триггеры 62, первую — .тетвертую груп-5 пы 63 — 66 элементов И, группу 67 элементов ИЛИ, группу 68 элементов

НЕ, первый 69 и второй 70 резисторы, источник 71 поста:IH!Iol напряжения, первые входы 7?, второй — четвертый входы 73 — 75, первые выходы 76, второй 77 и третий 78 выходы.

Третий селектор 4 кода содержит адновибратор 79, элеменT HE 80,триггер Я), первый 82 и второй 83 элементы ИЛИ, первый - четвертый элементы

И 84 — 87 выделитель 88 положительного перепада, первый — четвертый формирователи 89 — 92 задержанных импульсов, первые входы 93, второй седьмой входы 94 — 99, пе, — пятый выходы 100 — 104, Первый формирователь 6 импульсов содержит элемент И 105, адновиаратор

106, элемент 107 задержки, первый

108 и второй 109 входы, первый — третий выходы 110 — 112.

Второй формирователь 7 импульсов содержит элемент И 1)3, элемент ИЛИ

114, первый )15 и второй 116 элементы задержки, первый — "."peòrrA входы 117—

)19 и выход 120.

Блок 12 управления содержит первый — третий триггеры 12! — 1 23, первый 124 и второй 125 фармирова гели задержанных импульсов, первый 126 второй 127 элементы ИПИ, первый 128 и второй 1?9 элементы И. -первый — седьмой входы !30 — 136, первый — седьмой выхопы 137 — 143, Блок 13 преобразования кодов со-. держит группу )44- элемен .ов ИЛИ, элемент И 145 первый — четвертый сумматоры 14-6 — 149, первую 150 и в гарую

151 группы элементов И, первый 152 и второй 153 регистры, первые — третьи гыхады 160 — 162.

Запоминающий модуль 26 может быть выполнен на любых элементах па ляти, условно составляющих куб памяти, содержащий ма-,рицы, состоящие из строк.

Первые и вторые входы модуля 26 являются адресными входами соответственно строк и матриц. Третий вход является входам чтения элементов предварительной индикации наличия информации, содсржашихся в ка;кдай строке модуля 26. Первые и вторые выхацы модуля 26 соответ"твуют выходам строки и выходам матрицы.

Группы 43 и 68 элементов HE u гр-бэппа 66 элеменrGB И (фиг.3 и фиг,4),, выходы которых "-ссрез соо гветствующиз резисторы 51, 69 и 70 подключены к источникам 52 и 71 постоянного напряжения, выполняют функцию элеме:TQB

Бl.)CTPOE ИЛИ, 144 !4

0днавибратор 79 (фи . 5) может бьггь выполнен на элементе 1!ЛИ 163, элементе 164 задержки и триггере 165, Устройство работает следующим

5 образом.

С поступлением импульса начала цикла на вход 18 (вход 131 блока 1?) с единичного выхода триггера 121 (выход 143 блока 2) подается потенци- )p ал в блок 14 для прерывания чтения слов на внешнее регистрирующее устройство. Этим же потенциалом через, элементы ИЛИ 126 и И 128 устанавливается в единичное состояние триггер 15

122, разрешающий (блокирующий) запуск МЭЯФ по потенциалу, снимаемому с его прямого выхода (выход 137 блока 12 — выход 24 устройства), Срабатыванием МЭЯФ происходит запись 20

era информации по выходам 22 в элементы памяти модуля 26, а на вход 20 устройства (вход 133 блока 12) поступает сигнал, запускающий формирователь 124 и сбрасывающий в исходное состояние триггер 122, запрещающий дальнейшие запуски МЭЯФ на время вывода информации из блока 1 памяти, Через время задержки формирователя

124, равное окончанию в МЭЯФ неста- 30 ционарных процессов, подается сигнал сброса в.исходное состояние селекторов и счетчика 5 и на вход 119 формирователя 7, с выхода которого поступает сигнал записи единицы в триггер 11 и счетчик 5, обеспечивающий через дешифратор 29 и ключи 28 выбор для вывода данных первой матрицы модуля 26 в блоке 1 памяти. Одновременно этот сигнал с выхода формировате- 40 ля 7 подается на вход элемента 16 задержки, формирующего задержанный импульс запуска на вход одновибратора

31 для.чтения данных с элементов предварительной индикации наличия инфор- 45 мации первой матрицы модуля 26 на входы триггеров 42 селектора 2. При этом (иэ-эа постоянного наличия на выходе одновибратора 106 формирователя 6 высокого потенциала), в селекторе 3 ав- 50 томатически происходит выделение первого со стороны младших разрядов разряда со значащей информацией. Потенциал с выхода этого разряда сразу же поступает на входы 35 блока ) для чте- 55 ния данных выбранной строки и на входы шифратора 9, С выходов шифратора 9 по переднему фронту сигнала через эле8!

4 мепт !!ЛИ 33 запускается одновибратор

32 и через элемент 34 задержки открывает соответствующий ключ 27, благодаря чему начинается чтение данных отселектированной строки на селектор

2. В селекторе 2 иэ-эа постоянного наличия на выходе 100 селектора 4 (выход одновибратора 79) автоматически происходит выделение сигналов с разрядов, содержащих крайние единицы первого со стороны младших разрядов кластера, записанного в селектор 2.

В результате этого потенциал с разряда А выходов 57 в селекторе 2, соответствующего младшей единице кластера, поступает на соответствующий ему вход шиФратора 8, а с разряда В выходов 59, соответствующего разряду, содержащему старшую единицу кластера,— на вход шифратора 10 °

Для получения значения, соответствующего числу соседних единиц в кластере численно равному разности В

У

А;, выходы шифратора 10 подключены к входам уменьшаемого сумматора 146, блока 13, а выходы шифратора 8 — к входам вычитаемого этого же сумматора 146.

Для получения значений, соответствующих координатам середин кластеров, В - A! численно равных A.+ - ††- выходы

9 шифратора 8 через группу 144 элементов ИЛИ подсоединены и к входам первого слагаемого сумматора 149 блока 13, к входам второго слагаемого которого со сдвигом на один разряд в сторону младших разрядов подключены выходы сумматора 146, которые для случаев объединения числа соседних единиц расчлененных кластеров беэ сдвига подключены также к входу первого слагаемого второго сумматора 148, дублирующего при отсутствии данных на входах второro слагаемого содержимое сумматора !46.

Таким образом, в результате выполнения вышеизложенных. операций оказалось подготовленным к выводу слово, состоящее из номеров матрицы, строки, координаты середины кластера и числа соседних единиц в кластере, соответственно содержащихся на выходах счетчика 5, сумматоров 147, !49 и 148.

Сигнал готовности этого слова к выводу формируется по цепи: шифратор 10, 5 1441484 6 элемент ИЛИ 82 селектора 3, выдели- ное наличие сигналов на выходе 78 пе.— тель 88 положительного перепада, эле- лектора 3 и на выходе 60 с електора 2. менты И 87 и ИЛИ 83 и S-вход тригге- При этом открывается элемент И Я i H ра 123 блока 12, селекторе 4 и устанавливает в еди—

С установлением триггера .123 в

5 ничное состояние триггер 81, потенединичное состояние деблокируется циалом нулевого выхода которого блоэлемент И 129, пропускающий очеред- кируется элемент И 87, а сигналом с ной тактовый импульс со входа 136 единичного выхода подготавливаются к блока 12 (вход 21 устройства) па вход работе элементы И 85 и 86 и деблоки10 стробирования (чтения) селектора 2 руется элемент И 145 блока 13, управдля чтения подготовленного слова на ляющий вычитанием едпницы из суммавнешнее регистрирующее устройство, и тора 1 47,,Одновременно с установлена вход формирователя 125, выход ко- нием в единичное состояние триггера торого подключен на входы сброса 81 запускается формирователь 89, котриггеров 11 и 81 в селекторе 4 и торый вырабатывает сигнал стробировход элемента ИЛИ. 127 блока 12, с вы- вания на входы групп 150 и 151 элехода 139 которого он подается на вход ментов И блока 13 для перезаписи

55 селектора 2 для сброса разрядов данных первой половины кластера с вывыведенного кластера, R-вход триггера 20 ходов сумматоров 149 и 146 в регист123 и на вход 97 запуска входного ры 153 и 152. Затем сигнал через неодновибратора 79 (входы элемента ИЛИ обходимую для перезаписи задержку фор163 и элемента 164 задержки) селек- мирователя 90 через элемент ИЛИ 127 тора 4 блока 12 подается на В.-вход триггера

В результате этого происходит бло- 25 123, вход одновибратора 79 и вход 55 кировка работы элемента И 129 и сброс селектора 2, данных выведенного кластера, а с В результате этого B селекторе 2

11 11 окончанием срабатывания одновибрато- сбрасываются в О разряды, содержара 79 осуществляется выделение в се- щие первую часть соседних единиц клалекторе 2 данных очередного кластера, 30 стеров1.а в селекторе 3 через заЕсли единица этого кластера не будет держку элемента 107 осуществляется содержаться в последнем тридцать вто- выделение соседнего разряда с инфорром разряде селектора 2, то вывод мацией и чтение с соответствующей его данных произойдет в вышеописан- ему строки данных в модуле 26 на сеном порядке. Далее, если этот клас- лектор 2 в вышеописанном порядке. тер в селекторе 2 будет последним, то При этом, если кластер действитепьпосле его сброса происходит его очи- но оказался расчлененным, то появлястка от информации, а сигналом с вы- ется высокий потенциал на выходе 61 хода схемы 58 деблокируется элемент селектора 2 и осуществляется деблоИ 105 формирователя 6, который про- 40 кировка элемента И 86, а через элепускает с выхода элемента 107 за- мент НЕ 80 — блокировка элемента И 85 держки сигнал селективного сброса, в селекторе

/ поступающий также на вход 74 селек- В результате это "î сигнал готовтора 3 и вход запуска одновибратора ности числа к выводу, вырабатываемый

106. 45 Б вышеописанном порядке Выделителем

В результате этого происходит 88, через элемент И 86, формировасброс в "О" разряда селектора 3, со- тель 92 и элемент ИЛИ 83 устанавлиответствующего строке, вывод данных вает в единичное состояние триггер которой завершен, и осуществляется 123 в блоке 12. выделение очередной строки (разряда) 50 При этом на выходе шифратора 8 бусо значающей информацией и чтение ее дет номер А = А . = О, и, следоваданных на селектор 2 в порядке, опи- тельно, на входах первого слагаемого сумматора 149 в блоке 13 будет значеГ

Однако при распределении единиц ние, записанное в резисторе 153 На кластеров на границе двух соседних 55 входе и выходе сумматора 146 будет строк порядок работы устройства нес- значение В = В» равное номеру разряколько изменитc:ÿ. Первыми признаками да, занимаемого старшей единицей клараспределения единиц на границе двух стера, численно равного числу соседсоседних строк является одновремен- них единиц Во второй половине класВк

+ °

Использование предлагаемого устройства приводит к исключению потребности в программах кодирования дан7 1441484 8 терн, следовательно па входах первого выделен первый по порядку кластер, слагаемого сумматора 148 будет зна- единицы которого не подлежат объедичение, равное В„, на входах второго нению, поэтому импульс, вырабатывае.его слагаемого — значение предыдущей мый по цепи" .шифратор 10, элемент разности В„ — А, записанное в ре- ИЛИ 82, вьделитель 88, через элемент ,,5 гистр 152 и численно равное числу со- И 85 и элемент ИЛИ 163 подается на седних единиц в первой половине клас- сброс в "0" триггера 165 одновибратера, а на выходе сумматора 148 будет тора 79, снимающего в этом состоянии их сумма, равная B — A + В„. выходные сигналы с селектора 2 без разрушения в нем информации на вреТак как на входе второго слагае- мя вывода данных с регистра .152, а мого сумматора 149 будет, значение. затем через элемент И 15 и элемент

В /2, то на выходах сумматоров 149 . KIH 83 — на установку в единичное сои 148 будут получены результирующие !5 стояние триггера 123. значения: Вывод слова, записанного в регистВ) -А; ры 152 и 153 блока 13, происходит в

2 вьппеописанном порядке с последующим

И сбросом их в "0" сигналом, подаваеВ -A;+ В„, мым с выхода формирователя 125 блока численно равные координате середины 12. Этот же сигнал через элемент ИЛИ расчлененного кластера и числу сосед- 127 каждый раз поступает на сброс в них в нем единиц (выходы 161 и 160 исходное состояние триггера )23 и на блока 13). вход 55 селектора 2 для сброса выве25 денных данных и поиска новых. ЗаверОднако в зависимости от числа со- шится вывод данных события из модуля седних единиц и их распределения на 26 с.достижением в нем конечной матгранице двух соседних строк номер за- рицы, устанавливаемой переключателем регистрированной строки потребует 30, сигнал с выхода которого через коррекции, так как координата сере- 30 элементы ИЛИ 126 и И 128 подается дины кластера может принадлежать или на S-вход триггера 122, разрешающепредыдущей строке или вновь считан- го регистрацию данных очередного соной строке, Во втором случае резуль- бытия в элементы памяти модуля 26. Петат будет соответствовать реальному, риодические запуски и выключения уста в первом случае из номера строки — ройства из режима регистрации и вы35 должна быть вычтена единица, Для вы- вода могут производиться сигналами читания в этих случаях единицы ин- на входы )8 и 19 (входы 13) и 132 версный выход переноса сумматора 149 блока 12). через элемент И 145, управляемый по- Таким образом, благодаря выведе8 тенциалом с прямого выхода триггера 4р нию координат середин класте ов и

P селектора 4, подключен к входу вы- числа соседних единиц в них независичитания единицы в сумматоре 147. В мо от их количества и распределения результате этого на выходах !60— на границах двух соседних строк, 162 блока 13 всегда будет получаться причем данные нерасчлененных кластерезультат, соответствующий реальным 45 ров выводятся за один. такт, а расчлезначениям номеров строк, координат ненных — за два такта, в устройстве середин кластеров и числа соседних сокращено среднее число тактов, неединиц в них. При отсутствии в сосед- обходимых для поиска. одного значаней строке второй половины кластера щего. бита информации с 1 55 о 0 66

Ф в д s ° триггер, 42 селектора 2 будет в нуле- 50 При этом практически при любых коливом состоянии, при котором выводу чествах соседних единиц и условия их на внешнее устройство подлежат дан- распределения данные о кластерах выные первои половины кластера, запи- " водятся в виде одного слова чем и

Ф санной в регистр 152 блока 13. В та- достигается дальнейшее сжатие инфорких случаях потенциалом с выхода 61 55 мации по объему. селектора 2 будет заблокирован эле1 мент И 86 в селекторе 4 и через элемент НЕ 80 деблокирован элемент И,85.

Однако в селекторе 2 при этом будет ных о кластерах в 3ВМ в процессах последующей обработки информации, 1. Устройство ассоциативного кодирования и объемного сжатия информации, содержащее блок памяти, первые и вторые выходы которого соединены с йервыми входами соответственно перь вого и второго селекторов кода, первые группы выходов которых подключеHbl к входам одноименных шифраторов, третий шифратор, счетчик, триггер, элемент И, второй выход первого селектора кода соединен с первым входом первого формирователя импульсов, третий выход блока памяти подключен к первому входу блока управления, второй — четвертый входы которого являются входами соответственно начала цикла, конца цикла и сброса устройства, первый и второй выходы блока управления являются одноименными управляющими выходами устройства, о тл и ч а ю щ е е с я тем, что, с целью повышения быстродействия устройства, в него введены третий селектор кода, второй формирователь импульсов, блок преобразования кодов, блок ключей и первый и второй элементы задержки, .выходы первого шифратора соединены с первыми входами блока преобразования кодов, первые входы блока памяти подключены к первым выходам второго селектора кода, второй выход которого соединен с первыми входами второго формирователя импульсов и элемента И, выходы второго шифратора подключены к вторым входам блока преобразования кодов и блока памяти, третьи выходы первого селектора кода соединены с первыми входами третьего шифратора, выходы котсрого подключены к третьим входам блока преобразования кодов и первым входам третьего селектора кода, четвертый выход первого селектора кода соединен с вторыми входами третьих шифратора и селектора кода, первый выход котороro соединен с вторым входом первого селектора кода, первый и второй выходы первого формирователя импульсов подключены к второму и третьему входам второго селектора кода, третий выход которого и пятый выход первого селектора кода подключены к третьему и четвертому входам ства, 2, Устройство по и,!, о т л и— ч а ю щ е е с я тем, .- то блок памяти содержит запоминающий модуль, перьую и вторую группы ключей, дешифра-тор„ переключатель, первый одновибратор и соединенные последовательно элемент ИЛИ, второй одновибратор и элемент задержки, выход которого соединен с управляющим входом первой группы кд1ючей, выходы которых под(1441484 10 третьего селектора кода„второй и третий выходы которого подклю!p!!ы к четвертому и пятому входам блок

Ф о р м у л а и з о б р е т е и и я образования кодов, первые — третьи выходы которого соединены с одноименными информационными входами блока ключей, третий выход блока управления соединен с пятым входом третьего

10 селектора кода, третьи входî; первого селектора кода и вторым входом первого формирователя импульсов, третий выход которого подк..учен к второму входу второго формирователя импульсов, выход которого соединен с входом первого элемента задержки и первыми входами триггера и счетчика, выходы которого подключены к третьим входам блока памяти и четвертым информацио ным входам блока ключей, четвертый выход блоха управления соединен с четвертыми входами первого и второго селекторов кода, третьим входом второго формирователя импуль25 сов и вторым входом счетчика„ выход первого элемента задержки непосрсдстВрННо и через второй элемент задержки подключен соответственно к четвертому входу блока памяти и второму

30 входу элемента И,, вы-.од которого соединен с шестым входом третьего сегектора кода, четверть::й и пятый выходы которого подклочень; к гятому и шестОму входам блока управления, пятый выход которого соединен с седьмым вхо35 дом третьего селектора кода, шестым входом блока преобразования кодов и вторым входам триггера, выход которого подключен к пятому хнформационно40 му входу блока ключей„ шестой и седьмой выходы блока управления соедине= ны с первым и вторым угравляющими входами блока ключей, выходы которо-. го являются информациот-:ными выходами

4 устройства, пятые входы блока памяти являются информационными входами устройства, седьмой вход блока jjIIpBBJIEния является тактовым входом устройн! lF) j! !я t к и! 1я I 1 ll я д,:l .! за ll, и пнающе— го tl . Ïóдя, и >д11 дек к1 ратора соединени с входами переклк чателя и второй группи клк1чей, Виходи которых и вы 5 ход первого одновибратора подключены соответственно к вторым и третьему входам запоминающего модуля, информационние входы первой группи ключей, входы элемента ИЛИ, входы дешифратора и Вход первого одновибратора являются соответственно первыми — третьими и четвертым входами блока, четвертые входы запоминающего модуля являются пятыми входами блока, пер-. вые и вторые выходы запоминающего модуля и выход переключателя являются соответственно первыми, вторыми и третьим выходами блока, 3. Ус rpoActBQ ITo и ° ) o т л H ч а- 2р ю щ е е с я тем, что первый селектор кода содержит первую †пят группы э.пементов И, первую и вторую группы элементов ИЛИ, группу элементов

HE резистор, источник постоянного 25 напряжения и триггеры, S-входы которых являются первыми входами селектора, инверсный выход первого триггера соединен с первым входом первого элемента И Второй группи, второй 30 вход которого объединен с первым входом первого элемента И первой группы и является вторым входом селектора, выход первого элемента И первой группы является нулевым выходом первой группы выходов селектора, инверсный выход i-го триггера (i = 2, и, n + 1 разрядность первых входов селектора) подключен к первым входам i-ro элемента И второй группы и (i-1)-го зле в 4p мента И пятой группы,.инверсный выход (и+1)-ro триггера соединен с первым входом и-го элемента И пятой группы, выход (i-1)-ro элемента И второй группы подключен к второму 45 входу i-го элемента И второй группы и первому входу i-ro элемента И первой группы, выход и-го элемента И второй группы соединен с первым входом (и+1)-го элемента И первой груп- 5р пы, выходы второго — (n+I)-ro элементов И первой группы соединены с первыми входами соответственно первого — n-го элементов ИЛИ второй группы яВляются первым п-м Выхо 55 дами Первой группи выходов, первые входы элементов И третьей группы объединены и являются третьим входом, селектора, выходы элементов И греть- Я4 12 ей группы соединены с пернимн Вход»ми одноименных элементов ИЛИ первой группы, вторые входы которых объединены и являются четвертым входом селектора, выходы элементов ИЛИ пе рвай группы соединены с R-входами одноименных триггеров, выходы элементов

НЕ группы подключены через резистор к выходу источника постоянного напряжения и являются вторым выходом селектора, выходы элементов ИЛИ второй группы соединены с первыми входами одноименных элементов И четвертой группы, выход (i-1)-го элемента

И четвертой группы подключен к вторым входам i-х элементов И третьей и пятой групп и i-го элемента ИЛИ второй группы, выходы элементов И пятой груп— пы являются третьими выходами селектора, выход и-го элемента И четвертой группы подключен к второму входу (п+1)-го элемента И третьей группы и является четвертым выходом селектора, прямой выход первого триггера подключен ко входу первого элемента

НЕ группы, вторым входам первых элементов И первой, третьей и пятой групп и первого элемента ИЛИ второй группы и является пятым выходом селектора, прямые выходы второго (n+1)-го триггеров подключены к входам одноименных элементов НЕ группы и вторым входам одноименных элементов И первой группы и первого — п-го элементов И четвертой группы.

4. Устройство по п,1, о т л и ч аю щ е е с я тем, что второй селектор кода содержит первую — четвертую группы элементов И, группу элементов ИЛИ, группу элементов НЕ, первый и второй резисторы, источник постоянного напряжения и триггеры, S-входы которых являются первыми входами селектора, инверсный выход j-ro триггера (j — 1,n, и+1 — разрядность первых входов селектора) соединен с первым входом j-го элемента И второй группы, выходы первого — (n-1)-го элементов

И второй группы подключены к первым входам второго — п-го элементов И первой и вторым входам второго — п-го элементов И второй группы, Выход n-ro элемента И второй группы соединен с первым входом (n+I)-ro элемента И первой группы, первый вход первого элемента И первой группы и второй вход первого элемента И второй группы объединены и Являются вторым вхо1 бббб11

20

40 д< )м с Р))ек та p:) п1) ямой е)ыхб)д 1)p pf)o) o триг) ера подкпк)чен к входу I)eptft)I элемента IIE группы и второму входу первого элемента И первой группы, прямой выход (j+ I ) -го триггера сое5 динен с входом (1+1)-го элемента HE группы, вторым входом (1+1) -го элемента 11 первой группы и первым входам j --го элемента И четвертой группы, первые входы элементов И третьей группы объединены и являются третьим входом селектора, выходы элементов И третьей группы соединены с первыми входами элементов ИЛИ группы, вторые входы которь)х объединень) и являются четвертым входом селектора, выходы элементов ИЛИ группы соединены с Rвходами одноименных триггеров, выход

j-ro элемента И первой группы подключен к вторым входам j-x элементов

И третьей и четвертой групп и является (j 1)-м выходом первой группы выходов селектора, выход (n+I)-го элемента И первой группы соединен с вто- 25 рым входом (и+1)-га элемента И третьей группы и является п-м выходом первой группы выходов селектора, выходы элементов HE группы объединены с первыми выводом первого резистора и являются вторым выходом селектора, выходы элементов И четвертой группы через второй резистор подключены к второму выводу первого резистора и выходу источника постоянного напряжения и являются треть))м выходом селектора. э, Устройство rfo и. l, о т л и ч аю щ е е с я тем, что третий селектор каца содержит одновибратор, первый — четвертый формирователи задержанных импульсов, выделитепь положительного перепада, триггер, эпемент НЕ, первый — четвертый элементы

И, первый и в-орой элементы ИЛИ, входы первого элемента ИЛИ являются первыми входами селектора, выход первого элемента ИЛИ соединен с входом выделителя положительного перепада, выход которого подключен к первым входам второго — че fBppòàãо элементов

И, первый и второй входы первого элемента И являются вторым и третьим входами селектора, выход первого элемента И соединен с первым входом триггера, вход элемента IIF. объединен с вторым входом rpe)).oãа .7лемента И и

HBJIrIpTc33 четвертым вход)и селектора, ВыхОд элене»т» IIE сс)ед))ниц с в гарым входом второго элемента И, выход каiP>4 1:б та Р<) Га 1)ОДK)IЮЧ IJ)I К 11 ХмДУ тРЧ 1 1. с !» ) фармн ров а те чя 3 яде))ж)111))а 1 1) t!" 111 )т.:1! с я и управляющему входу од)п) 131101)11 r);-,, HfItI)Opt)IBIIHOHHhIII вход которогO JI I)) яется пятым входом селектора, первый вход второго элемента ИЛИ и второй вход триггера являются соотве rròftåíна шестым и седьмым входами селектора, первый выход триггера соединен с вторым входам четвертого элемента И, ВыхОд катарага подключен к В rapotfy входу второго элемента ИЛИ, выход третьего элемента И соединен с входом четвертого формироватeJ)J- задержанного импульса, выход одновибратора является первым выходом cBJ)pYтора, второй выход триггера подключен к третьим входам вторб)го и третьего элементов И, Входу первого формирователя задержанного импульса и является вторым выходом селектора, выход первого формирователя задержанного импульса соединен с входам второго формирователя задержанного импульса и является третьим выходом селектора, выход второго формирователя задержанного импульса является четвертым выходом селектора, выходы третьего и четвертого формирователей задержанного импульса соединены с третьим и четвертым входами второго элемента ИЛИ, выход которого явпяеб— ся пятым Выходом селектора.

6. Устройство по п,1, а т и и ч а ю щ е е с я тем, чта блок преобразования кодов содержит первый и второй регистры, первый — четвертый сумматоры, первую и вторую группы элементов И, элемент И и группу элементов ИЛИ, первые входы которой соответственно объединены с первыми входами первого сумматора и являются первыми входами блока, первые входы второго и вторые входы первого сумматоров являются сос-тветственнс вторыми и третьими входами блока, выходы первого сумматора подключены к первым входам третьего и четвертого сумматоров и первой группь) элементов

И, выходы которых соединены с инфор-. мационными входами первого регистра, выходы которого падк7)ючены к вторым входам третьего сумматора,. выходы которого являются первыми выходами блока, выходы группы элементов ИЛИ соединень) с вторыми входами четвертого сумматора, выход переполнения которого подключен к первому входу злеj ъ ) 441 мент.-,. И, второй вход которого является четвертым входом блока, выходы разрядов четвертого сумматора соединены с первыми входами второй группы эле5 ментов И и являются вторыми выходами блока, выходы элементов И второй группы подключены к информационным входам второго регистра, выходы которого соединены с вторыми входами груп-1О пы элементов ИЛИ, вторые входы групп элементов И и управляющие входы регистров соответственно объединены и являются пятым и шестым входами блока, выход элемента И соединен с вто" рым входом второго сумматора, выходы которого являются третьими выходами блока.

7, Устройство по п.l о т л и— ч а ю щ е е с я тем, что блок управ- рц ленин содержит первый — третий триггеры, первый и второй формирователи задержанного импульса, первый и второй элементы И, первый и второй элементы ИЛИ„ первый вход первого эле- 25 мента ИЛИ является первым входом блока, второй вход первого элемента ИЛИ объединен с S-входом первого триггера и является вторым входом блока, R-вход первого триггера является 30 третьм входом блока, выход первого элемента ИЛИ соединен с первым вхо484

16 дом первого элемента И, выход которого подключен к S-входу второго триггера, R-вход которого объединен с входом первого формирователя задержанного импульса и является четвертым входом блока, первый вход второго элемента

ИЛИ является пятым входом блока, S-вход третьего триггера является шестым входом блока, прямой выход третьего триггера соединен с первым входом второго элемента И, второй вход которого является седьмым входом блока, прямой и инверсный выходы второго триггера являются первым и вторым управляющими выходами блока, выход второго элемента ИЛИ соединен с R-входом третьего триггера и является третьим выходом блока, выход первого формирователя задержанного импульса является четвертым выходом блока, выход второго формирователя задержанного импульса соединен с вторым входом второго элемента ИЛИ и является пятым выходом блока, выход второго элемента И соединеч с входом второго формирователя задержанного импульса и является шестым выходом блока, прямой выход первого триггера соединен с вторым входом первого элемента И и является седьмым выходсм блока.

1441484

77.

1 А4148

144 1484

1Ю 1ф

11Г

Фиг. б

АУО

I-441484

Составитель О,Ревинский

Редактор А.Ревин Техред М.Ходанич Корректор Yi,Âàñèëüåâà

Заказ 6296/57 Тираж 929 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г, Ужгород, ул. Проектная, 4