Устройство для сопряжения процессора с памятью

 

Изобретение относится к вычислительной технике и может быть использо вано в системах авточлтпческого управления на базе 3)5. Цель изобретения - увеличение объема памяти программ , повышение быстродеГ-с гвил ЭВМ и расширение области приме ;ения. В. устройство для сопряжения процессора с памятью, содержащее два элемента И, триггер, два элемента ИЛИ и блок постоянной программируемой памяти, пведены блок сравнения, ТРИ буферг-гых регистра, три блока пссчогап .сй ти, три счетчика, де11П фратор адреса, шесть элементов КПП, сдгпговы регистр , элемент задержки, фор шрова тель импульса (ждущий мультивибратор), триггер. 2 ил., 1 табл, «5

СОЮЗ СОБЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

»80 (51)4 С 06 F 13 00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЬ}ТИЙ (21) 4218059/24-24 (22) 31.03.87 (46) 23. 11.88. Бюл. дд 43 (71) Уфимский авиационный институт им. Серго Орджоникидзе (72) А.И.Иванов, Ю.П.Риляев, А.Ф.Гимранов и А.П.Жиляев (53) 681.326.7 (088.8) (56) Авторское свидетельство СССР

Р 1177820, кл, С 06 F 13/00, 1984, Авторское свидетельство СССР дд - 991427, кл. G 06 F 9/34, 1980. (54) УСТРОЙСТВО ДЛЯ СОПРЯДд .ЕНИЯ ПРОIJECC0PA С ПАМЯТЬЮ (57) Изобретение относится к вычислительной технике и может быть исполь" збвано в системах авто.. а тыческого управления на базе ЗД М. Цс. и изобретения — увеличение объема !:амяти программ, повышение быстродейс вил ЗВМ и расширение области приме.:ения. В устройство для сопряжения процессора с памятью, содержащее два элемента И, триггер, два элемента ИДП1 и блок noc-.îÿHíoé программируемой памяти, пд едены блок сравнения, трп буфер-.ых ве: истра три блока по"! ;,í::.ñ:"! !.амати, три счетчика, дешифратор р адреса, шесть элементов ИПИ, cil!!.ãñ ÿüë регистр, элемент задержки, формирователь импульса (ждущий мультивибра-тор), триггер. 2 ил., 1 табл, 1439605

Изобретение относится к вычисли-. тельной технике и может быть исполь.зовано в системах автоматического управления на базе ЭЕМ.

Цель изобретения = увеличение объема памяти для хранения программы

ЭВМ, повышение быстродействия ЭВМ и . расширение области его применения.

На фиг.1 представлена функциональ- 10 ная блок-схема устройства; на фиг.2временная диаграмма работы устройства.

Устройство содержит (фиг.1). блок

1 сравнения, первый буферный регистр

2, первый блок 3 постоянной памяти, первый 4 счетчик, третий элемент ИЛИ

5, дешифратор 6 адреса, второй буферный регистр 7, второй блок 8 постоянной памяти, второй счетчик 9, четвер- 20 тый элемент ИЛИ 10, третий буферный регистр 11, третий блок 12 постоянной памяти, третий счетчик 13, восьмой элемент ИЛИ 14, пятый элемент ИЛИ 15, сдвиговый регистр 16, второй элемент

ИЛИ 17, первый триггер 18, первый элемент И 19, второй триггер 20, формирователь 21 импульса (ждуший мультивибратор), седьмой элемент ИЛИ 22, . элемент 23 задержки, первый элемент

ИЛИ 24, блок 25 постоянной программируемой памяти, второй элемент И 26, подестой элемент ИЛИ 27, шина 28 ядре=. са (ША), шина 29 данных (ШД), линия

30 сигнала прерывания (прерь|в), линия

".г ч

31 сигнала начала команды (НК), линия- ", 32 сигнала "Ввод", ггинггя 33 сигнала начальной установки (НУ), линия 34 сигнала синхронизации пассивного уст— ройства (СИП) .

На фиг,2 представлена временная диаграмма работы устройства, где ЩЦ-информация на шине 29 данных; ША --. информация на шине 28 адреса, ПЕ— сигнал начала команды на линии 31

"Ввод" — сигнал ввода информации в процессор ЭВМ на линии 32; СИПсигнал синхронизации пассивный на линии 34; ДША — сигнал на выходе дешифратора б; РГ - 1, РГ - 2, РГ - 3сигналы на первом, втором„ третьем выходах сдвигового регистра 16; 72сигнал на инверсном выходе триггера

20, Т1 - сигнал на инверсном выходе триггера 18; ЗП СЧ " сигнал записи информации в йервый, второй, третий 55 счетчики СЧ1 4, СЧ2 9, СЧЗ 13 на выходе элемента ИЛИ 17, "Сброс"сигнал сброса первого 18 и второго

20 триггеров на выходе ждущего мультивибратора 21 „KÎÏ вЂ” код операции текущей команды программы ЭВМ; tgi — время считывания информации из буферHblx регистров (ББ1) 2, ББ2 7, ББЗ 11;

tq g — время считывания информации из первого блока постоянной памяти (пзу1) 3.

Расположение информации в блоках

3, 8 и 12, илл îñтрируется таблицей, где Ак, А-,, A — относительные адреса, соответствующие 1с> 1 j M линейным участкам программы ЭВМ.

Устройство работает следующим образом.

В основе функционирования устройства лежит тот факт, что команды в современных микроЭВМ бывают одно", двух- и трехсловными. При этом словом является код операции, а вторым и третьими словами — данные команды (адресные слова операндов или константы), При этом следует отметить, "то использование многословных команд в программах значительно повыпает удобство в подготовке программы, но при э= îì снижает быстродействие за счет более частного обращения к запоминающим устройствам и увеличивает объем памяти для хранения программ из-за необходимости xpaнения дополнитепьных слов команд.

В микропрограммах, реализующих команды ЭВМ, ввод слов команды ведется паследо".-ательно; ввод первого слова, ввод второго слова., ввсд третьего слова г,для трехслойной команды), после чего выполняется операция над о-.:.ерандами и формируется адрес следующей команды, 3То позволяет вводить в состав памяти ЭВМ дополнительные блоки функциональной памяти (для данных второго слова команд и для данных третьего слова команд) и иск» лючить фазы передачи адреса для ввода второго и третьего слов команды, а также ввести контроль исполнения линейных участков программы ЭВМ с целью выявления cGoeH, приводящих к несанкционированным переходам ЭВМ внутри линейных последовaòåëüíîñòåé команд программы.

Устройство сопрягается с процессором ЭВМ следующим образом.

Информационный вход-выход устройства подключается к шине 29 данных, адресный вход устройства подключается к шине 28 адреса, вход 31 подключает i 439 ся к линии сигнала начала команды (ИК) процессора, причем сигнал HK вырабатывается на время ввода кода выполняемой команды в процессор ЭВМ, активным уровнем сигнала ИК. является логический "0".

В линии 32 сигнал "Ввод" вырабатывается процессором во время ввода информации в процессор ЭВМ, активный уровень сигнала "Ввод" — "0", на вход

33 при включении питания подается сигнал начальной установки (НУ), активный уровень сигнала НУ вЂ” "0", в линии 30 сигнала прерывания ("Прерыв ) процессора активный уровень сигнала "Прерыв" — "0", в линии 34 процессор сигнал CHII вырабатывает в ответ на сигнал "Ввод устройством на время вывода информации из памяти, активный уровень сигнала СИП - 0 . с 20

Память в предлагаемом устройстве функционально разделена: блок (ПЗУ 1)

3 хранит первое слово (коды операций) команд, блок (ПЗУ 2) 8 — второе слово команд (данные 1), блок (ПЗУ )

12 — третье слово команд (данные 2) ...

ПЗУ по сравнению с буферными блоками обладают более значительным временем выборки, и для сокращения цикла вы30 борки из памяти информация из ПЗУ1 3, ПЗУ2 8, ПЗУЗ 12 поступает на шину 29 через буферные регистры ББ1 2, ББ2 7, ББЗ 11 соответственно. Последовательность подключения буферных регистров

2,7,11 к ЩД 29 определяет сдвиговый регистр 16. Сигналы с выходов регистра 16 обеспечивают также наращивание счетчиков 4, 9 и 13.

В таблице показано размещение информации в ПЗУ1 3, ПЗУ2 8, ПЗУЗ 12 40 и для примера показано, что после выборки из памяти i-й трехсловней команды произошло наращивание не единицу счетчиков 4, 9, 13, которые указывают на соответствующие ячейки 45

ПЗУ1 3, ПЗУ2 8, ПЗУЗ 12. В этих ячейках хранятся соответственно в ПЗУ1 3—

КОП;з, в ПЗУ2 8 — данные 1„ и в

ПЗУЗ 12 — данные 2„ 4, так как i3"ë команда — двухсловная и СЧЗ 13 указы- 50 вает на данные 2,1 -й команды.

Так как программа, хранящаяся в памяти, состоит из участков линейных последовательностей команд, то это позволило также смоделировать на 55 счетчике 4 счетчик команд процессора

ЭВМ, Последнее обстоятельство позволило ввести контроль вычислительного

605 4

t,ðoöåññà сравнения в блоке 1 сравнения адреса текущей ячейки памяти, выдаваемого счетчиком команд процессора 3ВМ на шину 27, и адреса ячейки

ПЗУ1 3, выдаваемого сче гчиком 4. При несовпадении этих адресов б ток 1 выдает сигнал Прерыв", который передается в процессор ЭВГ по линии 30 °

Этот сигнал может вызвать прерывание

ЭВМ, которая перейдет к обработке программы прерывания, восстанавливающей вычислительный процесс. Дешифратор 6 настроен на поле адресов, занимаемых блоком памяти ПЗУ1 3, ПЗУ2 8 и ПЗУЗ 1 .

Линейные участки прс граммы заканчиваются коман;..ами .:е е: да к другому линейному у-.астк..:;: .; ..::,. .. !Iоэтому после выборки:. ; г;и команд перехода в c !c. чики ., 3 пс.обходимо загрузить адрес к,::,з .,:.», с которой начинается линейпь ::, уча сток програм«ы. Для этс го блок пос т дрянной программируемой памя-.-. (1 111У) 25 програмируется таким образом, .то если на шине 29 появляется код команды перехода, то сигнал с выход-:. !ПЗУ ?5 устанавливает в единичнс е состояние триггер 20, кот орый,: -".....,«е . в единичное состояние -.p». -c а 18 н формирование с выхода элеме::.а 1ПП1

17 сигнала записи в счетч:.кп 4, 9, 13 с шины 28 адреса перехота.

Сигналом ИУ обнуляются триггеры

18 и 20 через элемент И 26 и счетчики 4, 9, СЧЗ 13. Таким образом, устройство приводится в начальное состояние, Рассмотрим выполнение i- трехсловной команды, затем (i+":-è команды перехода (фиг,2) . После вьп.олнения (i-1) -й команды п1«опессор ЭВМ передает по шине 29 адрес ячейки

ПЗУ, в которой хранит-,я -код операции

i-й команды (КРП< ), после выставления этого адреса на шине 28 процессор

ЭВГ! вырабатывает сигналы 1!К, затем

"Ввод", передаваемые по линиям 31 и 32. Эти сигналы пос гупают на входы элемента ИЛИ 22, на выхс;де которого устанавливается уровень 0 . Этим сигналом сдвиговый регист! 16 устанавливается в исхоцное с тол, при котором на первом выходе его - 0", на втором и третьем выходах — "1".

Это означает, что блок . открыт через элемент ИЛИ 5. Сигнал "1!вод" также через элемент И 1И 24 и первый эле5 143 мент И 19 формирует сигнал СИП, кото. рый передается по линии 34 в процессор ЭВМ. Сигнал СИП формируется с некоторой задержкой на время считыва-ния информации из блока 2.

Сигнал "Ввод" одновременно поступает на входы блоков 2, 7 и 11, на шине 29 появляется информация, считывания из блока 2 — КОП, В процессор

3ВМ информация с шины 29 запишется с приходом сигнала СИП на линии 34.

После ввода в процессор ЭВМ КОП. необходимо ввести второе и третье слова команды (данные 1 и 2). После этого процессор выполняет введенную команду. По фронту "О"/"1" сигнала CHII происходит сдвиг "О" на один разряд в сдвиговом регистре 16 и на втором выходе его появляется "0, теперь через элемент ИЛИ 10 открыт блок 7.

По форнту "О"/"1" сигнала регистра

16 содержимое счетчика увеличивается на единицу, т.е, формируется адрес следующей ячейки блока (ПЗУ1(3). С появлением сигнала "Ввод" на шине 29 появляется информация, считанная из регистра 7 — данные 1. С появлением сигнала на линии 34 процессор ЭВМ считывает информацию с шины 29. По фронту "О"/"1" сигнала СИП происходит сдвиг "0" в сдвиговом регистре

16, открывается регистр 11, также по фронту "0"/"1" увеличивается на единицу содержимое счетчика 9. Затем с появлением сигнала "Ввод" также считывается содержимое ПЗУ2 12 (данные 2) через регистр 11, после чего увеличивается на единицу содержимое счетчика 13. Таким образом, из памяти считывается i-я трехсловная команда. После ее выполнения процессор ЭВМ передает по шине 29 адрес следующей ячейки блока (ПЗУ1) 3, в которой хранится (i+1)-я однословная команда перехода. После того, как этот адрес выставится на шине 28, процессор ЭВМ также вырабатывает сигналы НК и "Ввод", которые устанавливают сдвиговый регистр 16 в исходное состояние, появляется сигнал РГ-1, Затем также считывается содержимое

ПЗУ1 3 через блок 2 и шину 29 в процессор 3BN. С появлением на шине 29

КСП„ + в единичное состояние устанавливается триггер 20 сигналом с выходя

ППЗУ 25, которое синхронизируется сигналом НК. Также по фронту "0"/"1" сигнала СИП происходит сдвиг "0 в

9605 6 формула изобретения

Устройство для сопряжения процессора с памятью, содержащее блок постоянной программируемой памяти, два элемента И,. два элемента ИЛИ и триг"

rep прямым выходом соединенный с первым входом первого элемента ИЛИ, о т л и ч а ю щ е е с я тем, что, с целью увеличения объема памяти программ, повьппения быстродействия

ЭВМ и расширения области применения, 50

55 сдвиговом регистре l6 и появляется сигнал РГ.-2. Но с выработкой сигналов

НК и "Ввод" после выставления адреса ячейки ПЗУ1 3, в которой хранится

5 код КОП;+g, сдвиговый регистр 16 устанавливается в исходное состояние, Вместе с тем по фронту "1"/"0" сигнала НК в единичное состояние устанавливается первый триггер !8 и сигналом с инверсного выхода (Tf) открываются элементы ИЛИ 17 и 27. С прямого выхода триггера 18 "1" поступает на вход элемента ИЛИ 24. С появлением сигнала "Ввод" на выходе элемента

ИЛИ 22 появляется сигнал "0", который поступает на вход элемента ИЛИ

17, на выхоце которого появляется "0" (ЗП СЧ) . По фронту "1"/"Î" сигнала

ЗП СЧ в счетчики 4, 9 и 13 записывается информация с шины 28 - адрес

КОП „„q.

Сигнал "Ввод" формирует сигнал СИП в этом случае через элемент ИЛИ 27, элемент 23 задержки и элемент И 19.

Элемент задержки задерживает появление сигнала СИА на время срабатывания блока ПЗУ1 3 (ц2), так как проце с сор Э ВМ счи тыва е т инфо рма цию с шины 29 с приходом сигнала СИП.

По фронту "О"/"1" сигнала СИП происходит сдвиг "0" в сдвиговом регистре 16 и появляется сигнал РГ"2.

С окончанием сигнала НК и "Ввод" снимается с выхода элемента ИЛИ 17 сигнал ЗП СЧ и по фронту "О"/"1" этого сигнала запускается ждущий мультивибратор 21; который вырабатывает импульс сброса триггеров 18 и 20, 40

Работа блока 1 тактируется сигналом НК, но при считывании из блока 3 кода команды перехода и ее выполнении элемент ИЛИ 14 закрывается сигналом с выхода триггера 20, что блокирует выработку сигнала "Прерыв,.

605

7 1439 в устройство введены блок сравнения, три буферных регистра, три блока постоянной памяти, три счетчика, дешифратор адреса, шесть элементов ИЛИ, 5 сдвиговыи регистр, элемент .задержки, формирователь импульса и второй триггер, причем выходы перво го, второ го и третьего счетчиков соединены соответственно с адресными входами перво-10 го, второго и третьего блоков постоянной памяти, выходы которых подключены соответственно к информационным входам первого, второго и третьего буферных регистров, выходы которых и адресный вход блока постоянной программируемой памяти образуют входвыход устройства для подключения к шине данных процессора и памяти, информационные входы дешифратора адреса первого-третьего счетчиков являются входом устройства для подключения к шине адреса процессора и памяти и соединены с первым информационным входом блока сравнения, вторым инфор- рб мационным входом соединенногс с выходом первого счетчика, и выходом) ,с выходом устройства для подключения к входу прерывания процессора, первый вход первого элемента И соединен с выходом первого элемента ИЛИ, а выход. — с синхровходом регистра сдвига и выходом устройства для подключения к шине синхронизации процессора и ,памяти, выход второго элемента И соединен с входом сброса первого и второго триггеров, а первый вход — через формирователь импульса с выходом . второго элемента ИЛИ и счетным входом первого — третьего счетчиков, .входы сброса которых соединены с

40 вторым входом второго элемента И и входам устройства для подключения к шине начальной установки процессора и памяти, входы разрешения первого третьего счетчиков соединены соответственно с первым — третьим выходами регистра сдвига и первымп входами третьего, четвертого и пятого элементов ИЛИ, вторые входы которых соединены с выходом дешифратора адреса и вторым входом первого элемента ИЛИ, p b b — coo TI3p Tc TBpHHo с входами записи первого-третьего буферных регистров, входы считывания которых соединены с первыми входами шестого и седьмого элементов ИЛИ, третьим входом первого элемента И1П1 и входом устройства пля подключения к шине режима ввода процессора и памяти, выход блока постоянной программируемой памяти соединен с установочным входом второго триггера, выходом соединенного с первым входом Восьмого элемента ИЛИ и информационным входом первого триггера, инверсный выход которого подключен к второму входу шестого элемента ИЛИ и первому входу второгс элемента ИЛИ> вторым входом соединенного с входом сброса регистра сдвига и выходом седьмого элемента

ИЛИ, выход шестого элемента ИЛИ соединен через элемент задержки с вторым входом первого элемента И, управляющий вход блока сравнения соединен с выходом восьмого элемента ИЛИ, второй вход которого соединен с синхровходами первого триггера и блока постоянной программируемой памяти, вторым входом седьмого элемента ИЛИ и входом устройства для подключения к выходу сигнала начала команды процессора.

1439605 сч2

Составитель В.Вертлиб

Редактор А.Ворович Техред Л.Сердюкова Корректор B.Ðoìàíåêêo

Заказ 6079/49

Тираж ?04 Подписное

ВПИИПИ Государственного комитета СССР по делам изобретений и открытий

1)3035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г, Ужгород, ул. Проектная, 4