Дешифратор

 

Изобретение относится к вычислительной технике и может быть использовано в програьмируемых постоянных запоминающих устройствах. Цель изобретения - упрощение дапи4фатора. Поставленная цель достигается тем, что дешифратор содержит второй и третий нагрузочные резисторы , первый и второй ключевые транзисторы 8,9, буферш 1й элемент И, управ-, ляемый генератор:тока 19 с соответствующими связями. Использование буферных элементов 11 позволяет увеличить размах напряжения на выходе 17 дешифратора. В результате одни и те же выходы 17 дешифратора могут быть использованы как в режиме считывания , так и в режиме программирования . 2 ил.

СОЮЗ С0ВЕТСНИХ

СО@ЕЛИСТИЧЕСНИХ

РЕСПУБЛИК

„„SU„„3437914 А1 (51)4 С l l С 8/00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

r1O АапАМ НВОВРЕТЕННЙ И OTH W

ОПИСАНИЕ ИЗОБРЕТЕНИЯ д „", МАДЛИ.

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 3945566/24-24 (22) 20.08.85 (46) 15.11.88. Бюл. В 42 (72) A.П.Марков, 10.И.Щетинин и П.С.Приходько (53) 681.327.8 (088.8). (56) Патент СЫА В 4014007, кл. G 11 С 11/40, опублик» 1977.

Авторское свидетельство СССР

- 681557, кл. Н 03 К 13/24, 1975. (54} ДЕШИФРATOP (57) Изобретение относится к вычислительной технике и может быть использовано в программируемых постоянных запоминающих устройствах. Цель изобретения — упрощение дешифратора.

Поставленная цель достигается тем, что дешифратор содержит второй и третий нагруэочные резисторы 7,)0, первый и второй ключевые транзисторы 8,9, буферный элемент 11, управ- . ляемый генератор:тока 19 с соответствующими связями. Использование буферных элементов 11 позволяет увеличить размах напряжения на выходе

17 дешнфратора. В результате одни и те же выходы 17 дешифратора могут быть использованы как в режиме считывания, так и в режиме программирования. 2 ил.

1 4379 1 4

Изобретение относится к вычислительной техник и может быть использовано в программируемых постоянных запоминающих устройствах (ППЗУ) .

Целью изобретения является упроще5 ние дешифратора.

На фиг. 1 представлена электрическая схема дешифратора; на фиг.2 - схе ма логической ячейки дешифратора.

Дешифратор содержит логические ячейки 1, входы которых являются адресными входами 2 дешифратора.

Каждая логическая ячейка 1 состоит иэ группы ключевых транзисторов 3, генератора 4 тока, опорного транзистора 5, первого и второго нагрузочных резисторов 6,7, первого и второго ключевых транзисторов 8, 9, третьего нагрузочного резистора 10, буфер- 20 ного элемента 11, выполненного на транзисторах 12, 13, шины 14 нулевого потенциала дешифратора, шины 15 питания деиифратора, шины 16 управления режимом работы дешифратора, вы- 25 ход каждой ячейки 1 является выходом

17 дешифратора, базы транзисторов 5 являются опорными входами 18 дешифратора. Дешифратор также содержит управляемый генератор 19 тока. 30

Дешифратор работает следующим обр азом.

В режиме считывания напряжение на шине 16 равно нулю. Ток генератора

19 имеет минимальное значение. При подаче комбинации входных сигналов на входы .2 дешифратора только в одной из всех ячеек l в каждой группе, образованных входами 18, на базах 4 всех транзисторов 3 прикладываются нулевые логические уровни. При этом единичный уровень подается на базу транзистора 5 только одной ячейки 1.

В силу соотношения напряжений логи- 45 ческих уровней единичный логический уровень оказывается на коллекторах транзисторов 3 только одной ячейки

1, при этом транзистор 5 проводит, и на его коллекторе будет нулевой уровень. В других ячейках 1 на коллек- 0 торах транзисторов 3 — нулевой логический уровень, а на коллекторе транзистора 5 — единичный. В невыбранных ячейках I транзистор 9 находится в проводящем состоянии и через него

55 течет часть тока генератора 19, создавая на резисторе 10 падение напря- жения, необходимое для выключения буферного элемента 11 в режиме считывания.

В выбранной логической ячейке 1 делифратора транзистор 9 закрыт и через резистор 10 ток не течет.

В режиме программирования величина напряжения на шине 16 увеличивается. Увеличивается также и ток генератора 19, Транзистор 9, соответствующий выбранному выходу, закрыт,и напряжение на выходе 17 определяется схемой буферного элемента 11 (транзистор 8 закрыт, так как его эмиттерный переход смещен в обратном направлении). В каждой ячейке 1, соответствующей невыбранному выходу 17 дешифратора, транзистор 9 проводит часть тока генератора 19, создавая на резисторе 10 падение напряжения, необходимое для выключения буферного элемента 11 в режиме программирования.

Формула изобретения

Дешифратор содержащий логические ячейки, каждая из которых состоит иэ группы ключевых транзисторов, опорного транзистора, генератора тока, первого нагрузочного резистора, первый вывод которого подключен к шине нулевого потенциала дешифратора, а второй вывод соединен с коллекторами ключевых транзисторов группы, базы которых являются адресными входами дешифратора, а эмиттеры соединены с эмиттером опорного транзистора и с первым выводом генератора тока, второй вывод которого подключен к шине питания дешифратора, базы опорных транзисторов логических ячеек дешифратора являются опорными входами дешифратора, отличающийся тем, что, с целью упрощения дешифратора, он содержит управляемый генератор тока, а каждая логическая ячей- . ка дешифратора состоит иэ второго и третьего нагрузочных резисторов, буферного элемента, двух ключевых транзисторов, эмиттер первого ключевого транзистора соединен с выходом буферного элемента, база — с коллекторами ключевых транзисторов группы, первый вывод второго нагрузочного резистора подключен к шине нулевого потенциала дешифратора, а второй вывод соединен с коллектором опорного транзистора и базой второго ключевого транзистора, коллектор которого

Фиг.2

Составитель С.Королев

Техред Ч.Дидык

Корректор В. Жрняк

Редактор М.Бандура

Заказ 5899!51

Подписное

Тираж 590

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4 з 14379 соединен с первым выводом третьего нагруэочного резистора и информационным входом буферного элемента, вход питания которого соединен с вторым выводом третьего нагруэочного резис5 тора и коллектором первого ключевого транзистора и подключен к шине управления режимом работы дешифратора, эмиттеры первых ключевых транзисторов логических ячеек являются выходами дешифратора, а эмиттеры вторых ключевых транзисторов логических ячеек соединены с первым выводом управляемого генератора тока, второй вывод которого подключен к шине питания дешифр ат ор а.