Многоканальная система управления распределением ресурсов в вычислительном комплексе

 

Изобретение относится к вычислительной технике, в частности к сложным цифровым системам обработки информации с множеством быстродействующих устройств ввода-вьшода. Цель изобретения - повьшение производительности вычислительного комплекса.Система содержит в центральном канале анализатор запросов, группу блоков ввода-вьшода, блок реконфигурации, блок элементов запрета, анализатор запросов периферийных каналов, двунаправленный коммутатор, группу многопортовых блоков памяти, в каждом перифер1даном канале - группу блоков ввода-вывода, блок прямого доступа в память и соответствующий блок элементов запрета, коммутатор сигналов разрешений прерываний, первый и второй блоки элементов ИЛИ. В системе осуществляется эффективная организация одновременной работы устройств , распределенных по разным ка налам. 2 з.п. ф-лы, 21 ил. а 9 (Л

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСГ1УБЛИК (gg 4 G 08 С 19/28

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К Д BTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 41981 98/24-24 (22) 19.01.87 (46) 23. 10. 88. Бюл. Р 39 (71) Институт проблем информатики

АН СССР (72) Ю.А.Степченков, А.А.Солохин и А.В.Филин (53) 621.398 (088.8) (56) Авторское свидетельство СССР

Ф 12691142, кл. G 06 F 13/00,15. 12 82. (54) МНОГОКАНАЛЬНАЯ СИСТЕМА УПРАВЛЕНИЯ РАСПРЕДЕЛЕНИЕМ РЕСУРСОВ В ВЫЧИСЛИТЕЛЬНОМ КОМПЛЕКСЕ (57) Изобретение относится к вычислительной технике, в частности к сложным цифровым системам обработки информации с множеством быстродействующих устройств ввода-вывода. Цель

ÄÄSUÄÄ 1432580 изобретения — повышение производительности вычислительного комплекса. Система содержит в центральном канале анализатор запросов, группу блоков ввода-вывода, блок реконфигурации, блок элементов запрета, анализатор запросов периферийных каналов, двунаправленный коммутатор, группу многопортовых блоков памяти, в каждом периферийном канале — группу блоков ввода-вывода, блок прямого доступа в память и соответствующий блок элементов запрета, коммутатор сигналов разрешений прерываний, первый и второй блоки элементов ИЛИ. В системе осуществляется эффективная организация одновременной работы устройств, распределенных по разным каналам. 2 з.п. ф-лы, 21 ил.

1432580

Изобретение относится к вычислительной технике, в частности к сложным цифровым системам обработки информации с множеством быстродействующих устройств ввода-вывода. 5

Цель изобретения — повышение производительности системы.

На фиг.1 приведена структура сис- темы, на фиг.2 — функциональная схема блока реконфигурации; на фиг. 3функциональная схема коммутатора сигналов разрешений прерываний; . на

:,,фиг.4-6 — функциональная схема, временная диаграмма и блок-схема алгоf5 ритма работы анализатора запросо;в центрального канала, соответственно, на фиг.7 — совмещенные блок-схемы однопортового блока памяти, устройст" ва ввода-вывода и устройства прямого доступа," на фиг.8 и 9 — функциональная схема и блок-схема алгоритма работы местного устройства управления, соответственно на фиг.10"12 — функциональная схема, временная диаграмма и алгоритм работы устройства управления прерыванием, соответственно на фиг.13- l5 - функциональная схема, временная диаграмма и алгоритм рабо ты устройства управления задающим устройством, соответственно, на 30 фиг. 16 — функциональная схема двунаправленного коммутатора; на фиг, 17—

, функциональная схема анализатора за,просов периферийных каналов; на

Фиг ° 18 и l9 временная диаграмм < и 35 алгоритм работы блока реконфигура1 ции соответственно; на фиг.20 —.функt циональная схема арбитра реконфигурации; на фиг. 21 — функциональная схема устройства управления много- 40 портового блока памяти.

Многоканальная система управления распределением ресурсов в вычислительном комплексе содержит в центральном канале анализатор 1 запросов, 45 группу блоков 2 ввода-вывода, блок 3 реконфигурации, блок 4 элементов запрета, анализатор 5 запросов периферийных каналов, двунаправленный коммутатор 6, группу многопортовых блоков 7 -7,, памяти, в каждом периферийном канале — группу блоков 8 ввода".вывода, устройство 9 прямого доступа и соответствующий блок эле-. ментов запрета группы блоков 10, 10 элементов запрета, коммутатор 11

1 сигналов разрешений прерывания, первый 12 и второй 13 блоки элементов

ИЛИ. Обмен информацией между всеми устройствами и блоками осуществляется с помощью центральной информационно-управляющей магистрали 14, центральной магистрали 15 запросов прерывания, центральной магистрали 16 раз- решения прерывания, периферийных информационно-управляющих магистралей

17 (i = 1, 2,..., n), периферийных магистралей 18 -l8 запросов прерывания, шин 19; запросов прямого доступа, периферийных магистралей 20 разрешения прерывания и шин 21,-21; разрешения прямого доступа, двунаправленных шин 22 запросов-разрешений, шин 23 запрета, шин 24 разрешений периферийного канала, однонаправленных периферийных информационно-управляющих шин 25, -25;, входных 26 и выходных 27 периферийных информационно-управляющих шин и шин 28 взаимоблокировки.

Блок 3 реконфигурации системы (фиг. 2) содержит блок 29 сравнения регистр 30, первый 31 и второй 32 элементы НЕ, элемент 33 задержки, первый 34 и второй 35 элементы ИЛИ, i арбитров 36 реконфигурации. Из центральной информационно-управляющей магистрали l4 в блок 3 реконфигурации системы поступают следующие сигналы: сигналы 37 адреса, сигнал

"Занято" (3AH) 38, сигнал "Синхронизация от задатчика" (СХЗ) 39, сигнал

"Синхронизация от исполнителя (СХИ)

40 и сигнал "Подготовка" (ПОДГ) 41, а из периферийных информационно-управляющих магистралей 17 вЂ, сигналы

ЗАН 42, сигналы СХИ 43, сигналы 44 подтверждения выборки (ПВБ), сигналы

"Прерывание" (ПРЕР) 45, в магистраль 14 от блока 3 поступает сигнал

ПВБ 46, входы 47 выборки и выходы

ПВБ 48 арбитров 36 реконфигурации.

Коммутатор l1 сигналов разрешений прерывания (фиг. 3) содержит группу регистров 49, элемент ИЛИ 50, мультиплексор 51, группу блоков элементов И 521-52;, первый 53 и второй 54 элементы задержки, группу 55 элементов И с инверсными входами 56 -56;, шину 57 запрета.

Система работает следующим образом.

После включения питания машины в центральной информационно-управляющей магистрали 14 процессором формируется сигнал "Подготовка", Эта шина анализируется устройствами 2, 3 и.7 1 1

1432580 и появление на ней сигнала вызывает переход указанных устройств,в исходное состояние. Блок 3 реконфигурации системы под действием сигнала ПОДГ

5 формирует высокие уровни на шине 23 запрета и на все шины 24 разрешений периферийного канала, что разрешает трансляцию сигнала ПОДГ через блок 4, коммутатор 6 и блоки 101-10; в периферийные информационно-управляющие магистрали 17;, перевод устройств 8 и 9 периферийных каналов в исходное состояние. В исходном состоянии в центральной и периферийных магистралях и шинах 14, 17., 25,, 26, 27, jó

15, 18, 18; и 19, поддерживаются высокие уровни — отсутствие сигналов (3a исключением пока шины ПОДГ), а в однонаправленной центральной магистрали 16 разрешения передачи — низкие уровни — отсутствие сигналов. Состояние указанных магистралей и шин однозначно определяет и состояние других шин. Низкий уровень магистрали 16 транслируется анализатором 5 периферийных каналов в низкие уровни шин 22 запросов-разрешений, под действием которых двунаправленный коммутатор 6 формирует низкий уровень шин 20. Коммутатор 11, в свою очередь, передает состояние низкого уровня шин 20 в магистрали 20;. Коммутатором 11 и блоком 3 удерживается высокий уровень в шинах 28 взаимоблокировки — отсутствие блокировки.

После некоторого времени, достаточного для перехода в исходное состояние всех устройств системы, процессор снимает сигнал ПОДГ (устанавливает высокий уровень соответствующей шине в магистрали 14). Высокое состояние линии ПОДГ транслируется в магистрали и шины 17;, 25;, 26 и 27 и вызывает формирование бло-. ком 3 высоких уровней в шине 23 и ши-45 нах 24. В результате логическая связь между центральным и периферийными каналами прекращается (запрещается обмен сигналами по информационно-управляющим магистралям). 50

Процесс перевода системы в исходное состояние приведен для понимания ее дальнейшей работы. Сам процессор не принимает участия в перераспределении ресурсов системы с целью организации одновременной работы нескольких задатчиков. Не требуется ни изменение режимов его работы, ни введение в состав программного обеспечения какой-либо программы, организующей такой режим. Цель достигается введением дополнительной аппаратуры и изменением конфигурации системы.

Поэтому сам процессор не входит в состав системы, а для понимания ее работы в ее структуру введен лишь анализатор 1 запросов центрального канала, являющийся его частью.

В системе принцип связи между устройствами — асинхронный. В каждый момент времени в системе могут обмениваться информацией только два устройства (в пределах одного канала связи) . Одно устройство управляет передачей информации по каналу связи и является задающим (задатчик), другое устройство, привлекаемое к этой передаче, становится исполнительным устройством (исполнитель).

Каждый задатчик при работе с исполнителем формирует на соответствующей информационно-управляющей магистрали 14 и 17; сигнал "Занято", информируя все устройства системы, что канал связи занят. Когда задатчик заканчивает обмен информацией с исполнителем, он сбрасывает сигнал "Заня—

lI то, и одно из устройств системы,имеющее самый высший приоритет в данный момент времени, среди прочих устройств, которым необходим канал связи, становится задатчиком.

Инициатива работы всей системы (всех ее устройств) осуществляется процессором после нажатия кнопки

"Пуск" на его пульте следующим образом. Задатчик, в данком случае процессор, помещает сигнал "Занято| в магистрали 14. Содержимое его адресного регистра и регистра управления (заранее подготовленные) передаются на соответствующие шины магистрали

14 и поступают на все селекторы адресов устройств центрального канала системы, в которых фиксируется до начала применения определенный адрес устройства, отличающий его от других устройств системы.

Предположим, задатчик обращается к одному из устройств 2, 7;+. центрального канала. Селекторы адресов этих устройств производят сравнение адреса на магистрали 14 с собствснным адресом устройства. Через некоторое время задатчик формирует на соответствующей шине магистрали 14 сигнал

5 1432

"Синхронизация от задатчика" (СХЗ).

Устройство, адрес которого совпал с.

I адреоом на соответствующих шинах магистрали 14, получает сигнал СХЗ и узнает, что оно привлекается к пере,даче в качестве исполнителя. Устройство в соответствии с состоянием шин

14 управления либо принимает данные иэ канала связи, либо передает их в 10

1 канал связи и через некоторое время отвечает сигналом "Синхронизация от сполнителя" (СХИ). Задатчик, полу, чив сигнал СХИ, либо сразу сбрасыват сигнал СХЗ (операция передачи ин- 16 армации из задатчика в исполнительапись), либо принимает данные„ а отом сбрасывает СХЗ. Через некоторое ремя задатчик сбрасывает сигналы адеса, управления и данных (при опе- 20 ации "Запись" ) и сигнал ЗЛН, освсождая тем самым канал связи для руих устройств. Исполнитель, восприяв сброс сигнала СХЗ, сбрасываеr .игнал СХИ и Д (при операции чтения). результате канал приходит в исхсдое состояние. Если на сигнал СХЗ эаатчиком не получен сигнал СХИ в те ение некоторого времени, то в заатчике фиксируется ошибка и им про- »О

° ° зводится сброс ранее сформированных гн алов.

Применительно к процедуре инициации системы операции чтения может фьггь использована процессором (как и любым эадатчиком) для получения информации от устройства о его сте" фени готовности к работе, а операция

" Запись" - для запуска в устройстве

1сакой-либо операции. 40

Процедура инициации устройств периферийных каналов производится следующим образом. Задатчик в центральном канале (в данном случае процессор) формирует сигналы адреса (А), 46 правления (У), данных (Д) и СХЭ в магистрали 14 в рассмотренной последовательности. В данном случае адрес является адресом одного иэ устройств

8; или 9, периферийного канала. Сос- @ тояние адресных шин,анализируется блоком 3 реконфигурации .системы. Если поступивший адрес принадлежит одному из устройств периферийной магистрали, то блок 3:снимает низкие уровни сигнала в шине 23 запрета и в одной из шин 24, соответствующей периферийному каналу, в котором . находится .требуемое устройство. В резуль580 тате шины ЗАН, А, Д, У и СХЗ передаются через блок 4 элементов запрета, коммутатор 6 и соответствующий блок

10 элементов запрета группы блоков элементов запрета в соответствующую периферийную информационно-управляющую магистраль 17 . Дальше произво-.

1 дится обмен информацией между задатчиком центрального канала и исполнителем периферийного канала аналогично описанной процедуре обмена между эадатчиком и исполнителем центрального канала. Когда задатчиком центрального канала сбрасываются сформированные им сигналы в шинах 14, блоком 3 запрещается трансляция сигналов через блоки 4 и 10, и система возвращается в исходное состояние.

В системе для организации параллельной работы высокопроизводительного процессора с медленно действующими устройствами 2 и 8 ввода-вывода и высокоскоростными устройствами

9 прямого доступа используется многоуровневая система прерываний. Устройства 2 и 8; запрашивают по шинам магистралей 15 и 18; прерывание работы процессора на обработку Информации в своих регистрах. Устройства 9 за1 прашивают блок 3 об использовании канала связи. Запросы магистралей 15 и 18 поступают в анализатор 1 запросов, который производит их арбитр, вьделение наиболее приоритетного запроса. Устройствам 9; прямого доступа в память, способным выполнить передачу информации без использования процессора, присваивается наивысший приоритет » приоритет прямого доступа, так как они требуют обслуживания за ограниченный интервал времени, в противном случае в них может происходить потеря информации, подготовленной к передаче. К каждому уровню приоритета может быть подключено достаточно большое (в аркитектурном смысле неограниченное) число устройств.

Чтобы анализатор 1 запросов и блок

3 могли вьделить из группы запрашивающих устройств по магистралям sanpoca прерываний 15» 18; и запроса прямого доступа 1:9; и подключенных к данному уровню приоритета устрой" ство, имеющее высший приоритет на данном уровне приоритета, в систему вводят однонаправленные шины 16, 20 и 21;, число которых равно числу

1432580 уровней приоритета. Эти шины последовательно проходят через все устройства, подключенные к данному уровню приоритета, причем чем ближе в электрической цепи и источнику сигнала располагается устройство, тем более высокий приоритет на данном уровне оно имеет. Источником шин разрешения прерывания является анализатор 1 запросов центрального канала, а шин 21; разрешения прямого доступа — блок реконфигурации системы.

После того, как процессором осуществлена процедура инициации устройств, в системе возможна одновременная работа нескольких каналов (по

10 числу инициированнык каналов). Рассмотрим автономную работу, одного из периферийнык каналов; Устройство 9 прямого доступа, инициированное про20 цессором, осуществляет процедуру захвата соответствующего периферийного ,I канала, формируя низкий уровень сигнала. Запрос прямого доступа (ЗПД)

19 . Низкий уровень поступает в блок

3, который производит анализ поступившего запроса. При выполнении определенных условий (см. описание работы блока 3) блоком выдается разрешение прямого доступа — высокий уровень сигнала 21; .

Получив сигнал 21;, устройство 9 при определенных условиях (см. описание работы устройства управления прерыванием) формирует низкий уровень на шине ЗАН в магистрали 17; становится задатчиком — сбрасывает сигнал 19„ и отвечает блоку 3 низким уровнем сигнала "Подтверждение выборки" (ПВБ) в магистрали 17;. Блок

3 на сигнал ПВБ отвечает сбросом высокого уровня шины 21;, а устройство 9; в свою очередь сбросом сигнала

ПВБ. На этом процедура захвата пери30

40 ройство 9, может осуществлять обмен

1 информации с исполнителем, например

7;, аналогично рассмотренному обмену между задатчиком и исполнителем центрального канала. 50

Обмен в рассматриваемом периферийном канале не оказывает влияния на обмены, осуществляемые в других каналах. Именно поэтому возможна организация параллельной работы несколь-55 ких каналов. Устройство 9.1 занимает периферийный канал на определенное время — время обмена массивом инфор-. ферийного канала заканчивается и уст-45 мации с исполнителем 7; . Величина массива задается процессором. После окончания передачи массива устройство 9; освобождает канал и уведомляет об этом процессор операцией "Прерывание" следующим образом.

Устройство 9. формирует низкий

1 уровень на соответствующей шине магистрали 18; запроса прерывания.Пройдя через блок ИЛИ 12 и коммутатор 6, низкий уровень появляется на соответствующей шине магистрали 15 запросов прерывания центрального канала, который поступает в анализатор

1. Анализатор 1 производит арбитраж— выделение наиболее приоритетного запроса — и при определенных условиях (см. описание работы анализатора 1) отвечает высоким уровнем соответствующей шины в магистрали 16. Высокий уровень этой шины в магистрали 16 последовательно распространяется через блоки 2,. которые имеют более высокий приоритет на данном приоритетном уровне, и достигает входа анализатора 5 запросов периферийных каналов в случае отсутствия запросов со стороны блоков 2 ° Анализатор 5 передает высокий уровень в шины 22, а коммутатор 6 — в шины 20 разрешения прерывания. Коммутатор 11 сигналов разрешений производит передачу высокого уровня шин 20 в одну из магистралей 20; в соответствии с ранее поступившими в него запросами на прерывание 18; и их приоритетом. Высокий уровень, распространяясь по соответствующей шине магистрали 20;, достигает устройства 9; — источника запроса в магистрали 18,, который отвечает низким уровнем сигнала ПВБ в магистрали 17;, который,-пройдя через блок 3, появляется в магистрали 14.

Анализатор 1 в ответ на низкий уро" вень сигнала ПВБ в магистрали 14 сбрасывает высокий уровень в соответствующей шине магистрали 16, который, пройдя последовательно через анализатор 5, коммутаторы 6 .и 11, появляется. в соответствующей магистрате шине 20;. Устройство 9; отвечает сбросом сигнала в соответствующей шине магистрали 18; и при определенных условиях формирует сигналы ЗАН в магистрали 17; — становится задатчиком, свой вектор прерывания на шинах

Д и сопровождает их сигналом "Прерывание". Под действием последнего блок

1432580

10 3 реконфигурации восстанавливает логическую связь между магистралями l4 и l7 — формирует высокие уровни в ! шинах 23 и 24;. В результате анали- затор 1 воспринимает низкий уровень щины IIPEP в магистрали 14, запоминает состояние шин Д и отвечает сигнал м СХИ в магистрали 14. Пройдя чеpies блок 4, коммутатор б и блок 10,. ! сигнал СХИ по магистрали l7 достигает устройства 9, которое в ответ ! сбрасывает все ранее установленные им сигналы, и система переходит в ис- . хрдное состояние. Логическая связь и жду магистралями 14 и 17; раэрывае ся. Аналогично производится опер .ция "Прерывание" по инициативе однсг из устройств 8. Операция "Прерывание" по инициативе одного из устройств 2 с точки зрения протокола сбмЬна между блоками l и 2 происходит а алогичн«о, однако связь между магистраля и 14 и 17; ри ее в. Олнении не восстанавливается.

В системе для организации одновременной работы нескольких каналов

«re требуется жесткая, фиксированная

1 загрузка массивов, обрабатываемых устройствами 9, s определенные блоки

71»,- памяти, как это имеет место в

1», 30 известной системе. Невыполнение этого условия в последней не дает воз-. м жности организовать полную паралл ьную рабату каналов. В системе массив данных, обрабатываемый уст- 35 р6йством 9„, может располагаться в любом блоке 7; „ поскольку каждый из них одинаково доступен для любого устройства 9; в силу многопортовости блоков 7;„„ . 40

В предлагаемой системе производительность повьппается даже при наличии только одного блока 7 за счет перекрытия циклов обмена в центральном и периферийном каналах, что не 45 присуще известной системе.

В системе повышается уровень отказс.устойчивости от катастрофического отказа в периферийных каналах. Если в известной системе неисправность, 50 возникающая в одном из каналов, авто матически проявляется (транслируется) во всех других каналах, то в предлагаемой системе она локализуется в пределах отказавшего канала. 55

В системе уменьшается вероятность сбоев в работе устройства прямого доступа, поскольку уменьшается время доступа этих устройств к ресурсам системы.

Система характеризуется более высокой надежностью подсистемы прерывания эа счет замены последовательного характера распространения сигналов прерывания между периферийными каналами на параллельный путем введения коммутатора 11.

Отдельные блоки и узлы системы работают следующим образом.

На фиг.4 представлена функциональная схема анализатора 1 запросов центрального какала, являющаяся частью процессора, а на фиг.5 и 6 — временная диаграмма и алгоритм его работы соответственно. Сигналы центральной магистрали 15 запросов прерываний поступают на входы D„ ...D„ регистра

58 запросов прерываний. С приходом строба 59 опроса сигналов запросов передачи от процессора состояние ма,гистрали 15 фиксируется в регистре

58, выходы которого подсоединены к блоку 60 сравнения, представляющему собой блок выбора наиболее приоритетного запроса и выполненному на элементах И-НЕ. Все схемы И-НЕ подсоединены к выходу триггера 61, фиксирующего состояние центральной магистрали

62 запросов передачи прямого доступа (ЗПД) в момент прихода от процессора строба бЗ запроса передачи прямого доступа.

Чтобы не перегружать функциональ" ную схему анализатора 1, цепи и элементы, способствующие его переводу в исходное состояние при включении питания, опущены. В реальном арбитре эта процедура осуществляется под действием сигнала "Подготовка" в магистрали 14. При дальнейшем рассмотрении работы анализатора 1 предполагается что его триггеры и регистры в исходном состоянии сброшены.

Анализатор 1 запросов в режиме арбитража по прямому доступу работает следующим образом. С приходом строба

63 опроса ЗПД и при наличии сигнала в шине 62 триггер 61 переходит в состояние логической единицы. Низкий, уровень на выходе g триггера 61 блокирует работу блока 60 сравнения, а сигнал с выхода Ч поступает на первый вход элемента И-ИЛИ 64 и при отсутствии сигнала ПВБ 65 в центральной информационно-управляющей магистрали 14 формируется в шине 66 высо11 1432 кий уровень. B ответ на этот сигнал устройство (источник сигнала ЗПД) снимает сигнал на шине 62 и подтверждает принятие сигнала с шины 66 формированием низкого уровня сигнала 65. Ана- 5 лизатор 1 запросов в ответ снимает высокий уровень в центральной магистрали 66 разрешения прямого доступа, и в результате, блок возвращается в исходное состояние. 10

Рассмотрим процедуру арбитража для сигналов центральной магистрали 15 запросов прерываний. С приходом от процессора строба 59 опроса ЗП в регистр 58 залисывается состояние маги-15 страли 15. Если блок 60 сравнения не блокирован триггером 61, то на одном из его выходов, соответствующих наиболее приоритетному запросу на магистрали 15 в данный момент времени, 20 формируется низкий уровень (логическая единица). Выходы блока 60 сравнения соединены с второй группой входов компаратора 67, первая группа входов которого соединена с выходами разрядов регистра 68 команд и состояний процессора, в которых фиксируется приоритет программы, выполняемой процессором в текущий момент вре" мени. Компаратор 67 сравнивает прио- 30 ритет процессора с наиболее приоритетным запросом в магистрали 15. Естлии приоритет процессора ниже приоритета запрашивающего устройства, на выходе компаратора 67 формируется вы-З5 сокий уровень, который поступает на первый вход схемы И 69. При отсутствии сигнала ПВБ 65 на выходе схемы

69 появляется высокий уровень, который поступает на вторые входы схем 40

70 и на вход S триггера 71. В результате триггер 71 переходит в состояние логической единицы, а на одном из выходов схем 70, соответствующих наиболее приоритетному запросу, появляется 5 высокий уровень, который поступает в магистраль 16..

Устройство-источник соответствующего сигнала ЗП в ответ на приходсигнала 16 разрешения прерывания 50 формирует в магистрали 14 сигнал ПВБ

65, который в центральном арбитре поступает на второй вход схемы И 72, что приводит к появлению на ее выходе высокого уровня. В результате регистр 58 переходит в исходное состояние, а сигнал в центральной магистрали 16 разрешения прерывания сбрасывается. Когда устройство-источник

1 2

580 запроса становится задатчиком в системе, оно формирует в центральной информационно-управляющей магистрали

14 сигнал "Прерывание" (ПРЕР) 73 и информацию на шинах 74 данных. Сигнал 73 поступает на первые входы схем

И 75, 76 и через время, отрабатывае-! мое элементом 77 задержки, сигнал 80 высокого уровня поступает на управ- . ляющие входы триггера 78 и регистра 79. Триггер 78 фиксирует факт прихода ПРЕР 73, а регистр 79 запоминает содержимое шин 74 данных в центральной информационно-управляющей магистрали 14. Усгройство-задатчик по шинам

74 передает информацию, однозначно определяющую -устройство-источник прерывания. Выдержка времени элементом

77 необходима для завершения переходных процессов в канале и записи в регистр 79 достоверной информации. Высокий уровень выхода триггера 78 вызь1вает сброс триггера 71 и формирование в магистрали 14 сигнала "Синхронизация" от исполнителя сигнала СХИ

40 ° После прихода в анализатор 1 запросов сброса сигнала 73 сигнал 40 также сбрасывается. На этом процедура арбитража и операция "Прерывание" в канале связи заканчивается.

Информация о факте прерывания 81 и об источнике прерывания 82 поступает в процессор, который после ее обработки сбрасывает триггер 78 и регистр 79 сигналом 83, и схема возвращается в исходное состояние.

Прежде чем приступить к подробному объяснению работы устройств системы (ее ресурсов) приведем их сравнительные структурные схемы, которые позволяют более наглядно перейти от описания системы к описанию отдельных устройств, а также выявить общие функциональные блоки в блоках 7;+1 памяти, устройствах 2 и 8; ввода-вывода и в устройствах 9; прямого доступа в память (фиг. 7).

Как уже приводилось в описании системы, любому ее устройству (будь то блок памяти, устройство ввода-вывода или устройство прямого доступа) присваивается определенный адрес, который позволяет, отличать данное устройство от всех других устройств системы. Во всех устройствах системы имеется специальный блок, выполняющий функции опознавания своего адреса, — блок 84 сравнения.

1432580

В системе с одной магистралью в любой операции обмена информацией всегда участвуют два устройства,связанные между собой как эадатчик (управляющее устройство) и исполчитсль 5 (управляемое устройство). Все другие устройства, которым требуется маги.— страль для обмена, информируют об ! фтом анализатор 1 запросов центральЙого канала по шинам магистрали запро 10 да прерываний. Часть устройства, ответственная за формирование сигналов

1 запросов прерываний и обмена сигналами с анализатора 1 вплоть до того момента, когда устройство становится

9адатчиком, называется устройством

85 управления прерыванием. Устройство ввода-вывода запрашивает канал связи только для уведомления процесора о завершении устройством ойера- 20 и, инициированной ранее процессором, или об обнаружении ошибки в процессе операции.

Принцип связи между устройствами

Гистемы — асинхронный, что позволяет участвовать в обмене устройствами различного быстродействия. Однако, тобы не занимать единственную магистраль надою го, каждое устройство фмеет:e менее одного буферного ре- З0 гистра 8б данных для быстрого приема и выдачи данных.

В ЭВМ с магистральной структурой управление устройствами выполняется помощью адресуемых регистров уст1 ойства, отдельные разряды которых существляют требуемые операции упавления. Эти регистры входят в состав местного устройства 87 управления, которое осуществляет выбор од- 40 ного иэ регистров устройства, производит запись или считывание информации в буферные регистры 86, а также инициирует ту или иную операцию в исполнительном механизме (периферийный аппарат), Устройства прямого доступа в память, кроме указанных операций, могут запрашивать магистраль для обмена информацией с оперативной памятью или любым другим устройством без помощи процессора. Эти устройства споСобны функционировать в режиме эадатчика, т.е. имеют возможность уп-. равлять этим обменом самостоятельно.

Эти функции осуществляются устройством 88 управления задатчика.

Блоки оперативных запоминающих устройств, кроме указанных функциональных частей, содержат запоминающую среду, состоящую из взаимосвязанных запоминающих элементов.

Уровень детализации функциональных частей блоков 7;+,, за исключением блока 84 сравнения, соответствует уровню стандартных функциональных элементов и не требует дальнейшей конкретизации. Местное устройство 87 управления здесь вырождается в дешифратор кодов операции, из которых основными являются операции чтения и записи. Функции запоминающих устройств ограничены исключительно хранением информации в запоминающей среде.

Блок 84 сравнения является распространенным функциональным элементом, который представляет собой адресный дешифратор с усеченным числом выходов, в данном случае одним. Блок сравнения может быть выполнен различными способами. В частности, блок сравнения устройств 2 и 8 ° ввода-вы1 вода, устройств прямого доступа может быть выполнен на основе одноразрядного по с тоя нно го з апоминающе ro устройства адресные входы которого соединяются с адресными шинами информационно-управляющей магистрали. До начала применения логическая единица заносится аппаратно (путем прожига плавких перемычек в постоянном запоминающем устройстве) только в те ячейки, которые соответствуют адресу, выделенному для данного устройства. При этом логическая единица на выходе блока 84 сравнения имеет место только при совпадении адреса, зафиксированного аппаратным путем, с адресом, пришедшим по информационноуправляющей магистрали 14.

Функциональная схема местного уст-! ройства 87 управления представлена на фиг.8, на фиг.9 — алгоритм ее работы. После включения питания машины в информационно-управляющей магист" рали 14 появляется сигнал "Подготовка" 41, переводящий все устройства системы в исходное состояние. В местном устройстве 87 управления сигнал

41 заводится на установочные входы регистра 89 команд и регистра 90 сос" тояний, а также на первый вход схемы

ИЛИ 91, выход которой подсоединен к установочному входу "Занято" триггера 92. В исходном состоянии укаэанные регистры и триггер сброшены. Как уже

1432580

l6 отмечалось, в системе управление работой устройств ввода-вывода осуществляется с помощью адресуемых регистров,в данном случае регистра 89. Установка в логическую ед ницу Отдель- 5 ных битов этого регистра возбуждает ту или иную операцию в устройстве.

Такими операциями могут быть: перемотка ленты, установка головки в исходное состояние, возврат каретки и дру10 гие, специфические для каждого устройства операции. Ряд битов имеет универсальное значение для всех устройств системы, например бит разрешения прерывания, бит запуска операции чтения (выводы информации из данного устройства), бит запуска операции записи и др. ,Рассмотрим операцию записи информации в устройство ввода-вывода, которая представляет собой запись требуемой информации в буферный регистр 93 и установку бита запуска операции "Запись" в регистре 89. Доступ к указанным регистрам может быть разрешен при совпадении логических единиц на входах элемента И 94. Первый вход схемы И 94 соединен с выходом блока 84 сравнения, второй вход— с .сигналом синхронизации задатчика

48 в магистрали 14, а третий — с выходом Q триггера 92. Если устройство свободно, адрес на магистрали 14 совпал с адресом устройства (старшие значения разряда адресных шин) и 35 пришел управляющий сигнал от задатчика, на выходе схемы И 94 появляется высокий уровень. Последний поступает на управляющие входы дешифратора 95 регистра и дешифратора 96 40 кода операции. Первый производит декодирование младших значащих разрядов адресных шин 37 и выбор одного из регистров устройства, а второй декодирование операции, затребован- 45 ной задатчиком и определяемой шиной

97 управления в магистрали 14. В рассматриваемом случае выход Во дешифратора 95 соответствует регистру

93, а выход В1 — регистру 89. Аналогично выход В дешифратора 96 соответствует операции "Запись", а выход

 — операции "×òåíèå". При органи1 зации записи в регистр 93 на выходах

Во дешифраторов 95 и 96 появляются высокие уровнр и, как следствие, на выходе элемента И 98. С выхода элемента И 98 высокий уровень поступает на адресный вход А мультиплексора 99 и на вход элемента 100 задержки. Мультиплексор 99 настраивается на прием с магистрали 14 и передает состояние шин 101 данных на вход буферного регистра 93. Через некоторое время, отрабатываемое элементом

100 и достаточное для установки достоверной информации на информационных входах регистра 93, высокий уровень передается через элемент ИЛИ 102 и производит запись информации в регистр 93 по динамическому управляющему входу. Сигналы с выходов регистра

93 поступают на соответствующие первые входы элементов И 103, а также в периферийный аппарат 104. Аналогично производится запись в регистр 89 при формировании высокого уровня на выходе элемента И 105.

Сигналы с выходов Ц регистра 89 поступают в периферийныи аппарат 106 и возбуждают специфичную для каждого устройства операцию, затребованную задатчиком. Сигнал с выхода элемента

94 возбуждает элемент 107 задержки, время срабатывания которого выбира— ется с учетом максимального времени выполнения операции чтения илп записи, после истечения которого низкий уровень поступает на шину СХИ 43 магистрали 14 и через элемент НЕ 108 на управляющий вход триггера 92,. что вызывает переход устройства в состояние "Занято" (установка 92). В ответ на сигнал 40 задатчик сбрасывает сигнал СХЗ 39, который вызывает сброс сигнала СХИ 40. Сбросом сигнала 40 заканчивается обмен информацией между задатчиком и исполнителем по магистрали 14. Установка триггера 92 вызывает блокировку устройства, т.е. запрещаются повторные обращения к устройству вплоть до тех пор, пока устройство не выполнит операцию, затребованную задатчиком. Результат выполнения операции 109 заносится периферийным аппаратом в регистр 90 по сигналу 110 и устройство переходит в состояние "Свободно" — сброс триггера

92 по сигналу 111.

Возможны следующие результаты выполнения операции — устройство успешно завершило операцию, устройство не может выполнить операцию (не подключен носитель информации, на периферийном аппарате нет питания и т.д.) или в процессе выполнения операции была обнаружена ошибка. 0 результате выполнения операции задатчик мо17

1432580

18 жет узнать двояким образом. Можно произвести операцию чтения состояния регистра 90 посредством элементов И .112 и 113, после того как устройство перейдет в состояние "Свободно".

Второй способ заключается в исполь зовании механизма прерывания. Состо-! яния бита разрешения прерывания опе-! рации 109 и битов завершения опера дии 114 анализируются устройством 85 10 управления прерыванием. Считывание

-, состояния буферного регистра 90 про изводится посредством элементов 115

103, запись в него информации 109

1при инициативе периферийного аппара- 15 ,,та производится под действием стробирующего сигнала f16.

Функциональная схема устройства

85 управления прерыванием представлена на фиг,10, на фиг. 11 и 12 — «ре-20 менная диаграмма и алгоритм его работы соответственно. В исходном состоянии триггеры 117 и 118 сброшены.устройство 85 управления запускается в работу при совпадении высоких уровНей на входах схемы И 1 19, первый ход которой соединен с битом разреения прерываний 106 местного устройтва 87 управления, а второй вход с

ыходом элемента ИЛИ 120. На входы 30 лемента ИЛИ 120 приходят сигналы !

l114 с Bbo:îäoB регистра 90 состояний (установка которых говорит о факте завершения операции). При совпадении этих условий. элементом И 121 форми руется низкий уровень на магистрали

15 запросов прерываний. Приход от .анализатора 1 высокого уровня по цент ральной магистрали 16 разрешения прерывания приводит к установке тригге- 0 ра 117. Высокий уровень с выхоца триггера 117 поступает на первый вход элемента ИЛИ-НЕ 132 что вызывает сброс сигнала на магистрали 15, на первый вход элемента И-НЕ 123, что вызывает формирование сигнала ПВБ 46 в магистрали 14, и на первый вход элемента И-HE 124, в результате чего на ее выходе появляется низкий уровень. Этот низкий уровень поступает на первый вход элемента И 125 и подтверждает низкий уровень на его выходе, а через время, отрабатываемое элементом 126 задержки, высокий уровень появляется на втором входе элемента 125. Сигнал 16 разрешения пре-, рывания, источником которого является анализатор 1 запросов, последовательно проходит через все устройства системы, подключенные к данному уровню приоритета.

Этот сигнал, поступая на вход первого устройства 2 или 9, подвергается анализу и в случае требования устройством обслуживания ему дается право пользоваться ресурсами системы (рассматриваемый случай), в противном случае сигнал разрешения прерывания поступает на продолжение центральной магистрали разрешения прерывания (выход элемента 125).

Анализатор 1 запросов в ответ на сигнал ПВБ 46 сбрасывает сигнал на магистрали 16. Элемент И 127 отслеживает освобождение магистрали предыдущим задатчиком (сброс низкого .уровня на шине "Занято" 38) и сброс сигнала

16 анализатором 1 ° При совпадении этих условий на выходе 127 формируется высокий уровень и триггер 118 переходит в состояние логической единицы. В результате сигнал ПВБ 44 сбрасывается, сигнал ЗАН 38 устанавливается и устройство становится задатчиком. Высокий уровень на прямом выхоце элемента И 128 поступает на первый вход элемента И 129 и на первые входы группы элементов И 130.Вто" рые входы 130 подсоединены к наборному полю вектора 131 прерывания, перемычками которого распаивается адрес вектора прерывания данного устройства. Вектор прерывания по шинам

101 данных магистрали 14 поступает в анализатор 1 запросов и является идентификатором устройства — источника прерывания. При наличии сброса сигнала СХИ 40 от предыдущего исполнителя устройство управления 85 прерыванием сопровождает вектор прерывания сигналом 73 прерывания. Анализатор 1 отвечает сигналом СХИ 40, под действием которого на выходе элемента И 132 формируется высокий уровень, на выходе элемента ИЛИ 133 низкий уровень и триггер 117 переходит в исходное состояние. В резуль" тате действия сигнала 38 сигналы 10f и 73 сбрасываются, что является окончанием операции "Прерывание" по каналу связи. Устройство 85 управления. находится в промежуточном состоянии (триггер 118 взведен), при котором сигналы на шинах канала связи.не фор" мируются и сигналы по центральной магистрали 16 разрешения прерывания транслируются через устройство 85 без изменения его состояния (за счет

1432580

20 элемента И 134) . Перевод устройства

85 в исходное состояние может быть произведен только после сброса либо одного из сигналов 106, либо 114

5 т.е. или запрета разрешения прерывания, или после устранения причины прepbteания.

Устройство 85 управления прерыванием (УУП) функционально можно разf0 бить на две части. Первая часть отрабатывает процедуру получения права исполь з ов а ть р е сур сы си с темы (т. е ., процедуру становления устройствомзадатчиком на магистрали), а вторая часть отрабатывает собственно процеf5 дуру операции "Прерывание". Устройство 85 управления прерыванием устройств 9 прямого доступа в память полностью включают УУП 85 устройств

20 ввода-вывода 2 или 8 плюс дополнительно его первую часть, которая подключается не на уровень запроса прерывания (магистрали 15 и 16), а на уровень прямого доступа (шины 62 и

66). Запуск этой части схемы производится при установке в логическую единицу двух дополнительных битов— бита разрешения передачи по прямому доступу в регистре 89.и бита готовности передачи по прямому доступу в регистре 90 местного устройства 87 управления. Прямой выход 135 элемента 128 в данном случае используется не для инициации операции прерывания, а поступает в устройство 88 уп- 35 равления задающим устройством (УУЗУ) и запускает его в работу.

Функциональная схема УУЗУ 88 представлена на фиг.13, на фиг.14 и 15 временная диаграмма и алгоритм его работы соответственно. Устройства прямого доступа в память, способные брать на себя управление информационно-управляющей магистралью (14 или 4

17), помимо регистров, рассмотренных при описании МУУ 87, должны содержать регистр-счетчик 136 адреса исполнителя, регистр-счетчик 137 количества слов и регистр 138 кода onåðàöèè.

Устройство, инициирующее работу устройств 9, например процессор, производит предварительную загрузку этих регистров аналогично загрузке регистров 89 и 93 в МУУ 87. Устройства 9 могут инициироваться для обмена с блоками 7 памяти после получения управления магистралью 17 некоторым массивом слов. Объем массива определяется содержимым регистра-счетчика

137, à его местонахождение — регистром-счетчиком 136. После обмена одной единицы информации с исполнителем содержимое регистра-счетчика 136 увеличивается на единицу, а содержимое регистра-счетчика 137 уменьшается на единицу, что соответствует уменьшению объема массива, подлежащему передаче и подготовке нового адреса для передачи следующей единицы информации.

С приходом высокого уровня на шине 135 устройство стало задатчиком в системе — триггер 139 переходит в состояние логической единицы и на его выходе Я появляется высокий уровень, который поступает на первые входы группы элементов И 140 и 14 I и разрешает выдачу на магистраль 17 адреса исполнителя 142 и кода опера ции 143. Вторые входы элементов 140 и 141 подсоединены к соответствующим выходам регистров 136 и 138. Выход

Q триггера 139 также подсоединен к входу элементов 144 и f45 задержек и к первым входам элементов И 146 и 147, второй вход последнего подсоединен к выходу Q, регистра 138.

Рассмотрим работу УУЗУ 88 при осуществлении операции "Запись" (передачи информации в исполнитель). Пусть состояние выхода Q 1 = 1 регистра 138 соответствует операции "Запись", а — 0 — операции "Чтение". Тогда на ,выходе элемента 147 формируется вы сокий уровень 148, который поступает в МУУ 87 и разрешает выдачу информации на магистраль 14. Элемент 2И 115 в МУУ 87 должен быть заменен на эле-! мент 2И-1И-ИЛИ и на дополнительный

1 вход 1И будет заводиться указанный, сигнал. После отработки элементом

145 задержки (порядка 150-200 нс), достаточной для дешифрации адреса в исполнителе и окончания переходных процессов в линиях связи, высокий уровень появляется на первом входе элемента И 149. При наличии сброса сигнала СХИ 40 предыдущим задатчиком

УУЗУ 88 формирует на магистраль 14 сигнал СХЗ 39. Элемент 144, отрабатывающий задержку порядка 20-100 мкс, так называемый тайм-аут, предотвращает возможную блокировку системы.

Принцип связи между устройствами системы асинхронный, т.е. на каждый управляющий сигнал задатчика должен

21 l432580

22 прийти ответный управляющий сигнал от исполнителя (в данном случае "игналы 39 и 40 соответственно). При неисправности в исполнителе или шинах связи ответный сигнал вообще не 5 придет. Если в задатчике не будет предусмотрена подобная ситуация, то система блокируется и для возобновления ее работы потребуется вмешательство оператора. Подобную блокировку устраняет элемент 144 и триг: герр 150. Если ответный сигнал 40 не пройдет в УУЗУ 88 до истечения таймаута, триггер 150 переходит в состоя. ние логической единицы, дальнейшая работа блокируется (низкий уровень па третьем ьходе элемента 146}, о чем уведомляется УУП 85. Если бит разрешейия прерывания в регистре 90 установлен, устройство, используя механизм прерывания, уведомит процессор о возникшей ошибке и после запрещения последним прямого доступа (низкий уровень сигнала 135) схема переходит в исходное состояние.

При правильной работе исполнителя приход сигнала СХИ 40 вызывает сброс ! !

,спгнала СХЗ 39, установку триггера

15 l и через задержку, отрабатыва.емую

I элементом l52, сброс триггера 139, 30 что вызывает сброс всех сигналов на магистрали 14. Сброс триггера l39 вызывает установку триггера 153, выход

Я которбго заходит на вход прямзго счета счетчика 136, на вход обратного счета счетчика 137 и в качестве сигнала 154 заходит в периферийный аппарат для сигнализации последнему о выполненной операции. Через время, отрабатываемое элементом 155, триггер 153 сбрасывается и схема готова. к передаче следующего элемента информации. Если переданный элемент был последним на выходе антипереполнзния

Р (т.е., обнуления}, формируется логическая единица, которая также приводит в действие механизм прерывания.

Работа схемы при выполнении задатчиком операции чтения аналогична.

Однако вместо сигнала 148 выдача данных формируется сигнал Прием данных

156, который поступает в ИУУ 87 на. дополнительный вход элемента 98 (см. приведенную замену элемента 115 r- схеме 87) и приводит к записи информации в регистр 93.

Двунаправленный коммутатор 6 работает следующим образом (фиг. 1 э).

Функциональное назначение коммутатора б простое — обеспечить передачу сигналов с одного канала связи в другой с предварительным усилением. Кроме того, два ряда управляющих сигналов необходимо устранить нарушение временных соотношений, которые возникают при распространении сигналов по реальным шинам канала связи.

Трансляция через коммутатор б однонаправленных сигналов запросов пре рывания осуществляется элементами НЕ t57 и 158, а сигналов разрешения передачи — элементами НЕ 159 и 160.

Элементы 157 и 158 являются приемниками, а элементы 159 и 160 — передатчиками канала связи и особой функциональной нагрузки не несут. Состояние выходов приемников 157 анализируется анализатором 5 запросов — шины 22 (фиг.1).

Трансляция двунаправленных сигналов но информационно-управляющим магистраляи 14 и 17,. требует использования приемника канала связи в виде элемента И 161, двух элементов 162 и 163 задержки и передатчика канала связи в виде элемента НЕ 164 для каждого направления.

Рассмотрим передачу информации из центральной информационно-управляющей магистрали 14 в периферийную 17; (фиг.1 и 16) с шин магистрали 14 на шины 27. В исходном состоянии на шинах магистрали 14 и шинах 27 поддерживаются высокие уровни, которые поступают на первые входы элементов t61, на вторых и третьих входах которых поддерживаются низкие уровни. Элементы 164 выполнены в виде элементов с открытым коллекторным выходом и в ис ходном состоянии отключены от шин 14 и 27. При появлении низкого уровня в шинах магистрали 14 на выходе элемента 161 формируется высокий уровень, который поступает на второй вход элемента 161 противоположного направления, что подтверждает низкий уровень на его выходе, и на входы элементов 162 и 163. Элемент 163 задерживает прохождение сигнала с его выхода на вход только низкого уровня, и в данном случае высокий потенциал на его выходе формируется без задержки и поступает на третий вход элемента 161 противоположного направления. В зависимости от вида сигнала, передаваемого по информационно-управляющей магистрали, элемент

162 задерживает передачу либо низко23

24

1432580 го уровня, либо высокого. Например, трансляция сигналов СХЗ и СХИ требует задержки высокого уровня, а трансляция адреса, данных и линий управления — низкого. Пройдя через элемент 162, высокий уровень поступает на вмод элемента 164, на выходе которого формируется низкий уровень. Так происходит передача низкого уровня с шин магистрали 14 на шины 27.

При передаче шин магистрали 14 в состояние высокого потенциала на втором входе элемента 161 противоположного направления без задержки формируется низкий уровень, на шинах 27 высокий уровень появляется с задержкой, отрабатываемой элементом 162 и вносимой элементом 164. На выходе элемента t63 низкий уровень должен

Ф появиться только после гарантированного появления высокого уровня на шинах 27. Из этих условий выбирается величина задержки, отрабатываемая элементом 163. При отсутствии элементов 163 и связи выхода элемента

161 одного направления с входом элемента 161 другого направления коммутатбр 6 перейдет в режим блокировки при передаче низкого уровня. В этом случае элементы 164 обоих направле30 ний будут поддерживать низкие уровни и нормальная работа системы будет нарушена. При наличии обратной связи между приемниками 161 двух направлений, но при отсутствии элементов 163,35 возникает генерация в коммутаторе 6 и, следовательно, в шинах 14 и 27 при снятии низкого уровня в шинах магистрали 14. Таким образом, схема коммутатора (фиг. 16) содержит мини- 40 мальное количество функциональных элементов и функциональных связей между ними, необходимых для его правильной работы.

Блоки 4 и 10 элементов запрета центрального и периферийных каналов представляют собой совокупность отдельных элементов запрета, являющихся стандартными функциональными элементами. Количество элементов запрета в каждом блоке 4 и 10 равно числу шин в информационно-управляющих магистралях 14 или 17. Информационные входы элементов запрета подсоединены к шинам информационно-управляющих ма55 гистралей, выходы " к узлам трансляции отдельных сигналов в коммутаторе 6 и к входам блока 13, а управляющие входы подсоединены к шинам 23 и

24. соответственно. При наличии низ1 кого уровня на этих входах через блоки 4 и tO запрещена передача сигналов, а следовательно, и логическая связь между информационно-управляющими магистралями 14 и 17.

Анализатор 5 запросов (фиг. 17) работает следующим образом. В исходном состоянии отсутствуют сигналы на входах блока 165 приемников — удер-. живаются низкие уровни. Соответственно нет сигналов и на первых входах элементов ЗИ коммутатора 166 и,вследствие этого, отсутствуют сигналы на выходах первого t67 и второго 168 блоков передатчиков. Состояние информационных входов D регистра 169 запросов прерывания безразлично.

Предположим, что одно из устройств

8 требует ресурсы системы, формируя сигнал на периферийной магистрали 18 запросов прерывания. Этот сигнал достигает коммутатора 6 и транслируется последним на центральную магистраль

15 запросов прерывания (фиг. 1). Одновременно сигналы с выходов приемников 157 в коммутаторе 6 поступают на информационные входы регистра 169 запросов передачи. Сигнал "Запрос прерывания", распространяясь в магистрали 15 достигает анализатора 1 запросов. Анализатор 1 производит арбитраж (выделение запроса, имеющего высший приоритет) и, если позволяют условия, формирует сигнал на соответствующей шине центральной магистрали 16 разрешения прерывания, который достигает входа периферийного анализатора - вход блока 165 приемников. Пройдя через блок 165 приемников, сигнал поступает на вход многовходового элемента ИЛИ 170 и на соответствующую пару связанных элементов ЗИ блока коммутатора 166, который представляет собой совокупность элементарных коммутаторов (по количеству уровней приоритета в системе), каждый иэ которых выполнен в виде двух элементов ЗИ.

Назначение элементарных коммутаторов — произвести коммутацию сигнала с .выхода соответствующего приемника в периферийный канал или центральный канал 16 ° В каждый момент времени анализатор 1 запросов формирует сигнал разрешения прерывания только в одной из шин магистрали 16, поэтому в блоке 166 будет подготовлен к ра-!

1432580

26 боте только один из элементарных коммутаторов. Высокий уровень с выхода: элемента ИЛИ 170 поступает на вхоц элемента 171 задержки и производит запись информации в регистр 169. Че- 5 рез некоторое время, отрабатываемое лементом 171, на общем входе элемен тарных коммутаторов блока 166 появ.««яется высокий уровень, разрешающий анализ выходов Q u Q того триггера, который связан с входами ранее подготовленного элементарного коммута«ора. Если этот триггер установлен состояние логической единицы, то сигнал "Разрешение прерывания" про « одит через второй блок передатчиков 168 и затем транслируется через ком«ф«утаторы 6 и 11 на периферийную магистраль 20„ разрешения прерывания.

Таким образом, анализатор 5 за««росов запретил дальнейшее распроСтранение сигнала в центральной магистрали 16 разрешения прерывания и фраиеиеп егп граиппицив и периферийную магистраль 20 . разрешения прерыфания.

Допустим, что источником сигнала

" Запрос прерывания", поступившего в нализатор 1 запросов, является од,но из устройств ввода-вывода, под- 30 «слюченных после анализатора 5 в центральном канале. В этом случае к мо= менту записи в .регистр 169 запросов

««ередачи на его соответствующем информационном входе сохранится уровень логического нуля (отсутствие сигнала "Запрос передачи"). Поэтому

Соответствующий триггер установится в состояние логического нуля и в этом случае сигнал Разрешение пре †. 4p рывания" пройдет иа соответствующую

Вину выходной магистрали первого блока 167 передатчиков. В результате анализатор 5 осуществил трансляцию сигнала разрешения прерывания к сле- 45 дующему устройству ввода-вывода в последовательной цепи. Число линий в соответствующих шинах анализатора.

5, разрядность регистра 169 запросов прерывания, число приемников, передатч««ков и элементарных коммутаторов в блоках 165, 167 или 168 и 166 соответственно равно числу уровней приоритетов в системе. фУ ци н 55 схема коммутатора 11 сигналов разрешений прерывания, который и функциональном плане идентичен анализатору

5 запросов прерываний периферийных каналов. Действительно, назначение анализатора 5 состоит в трансляции входного сигнала с центральной магистрали 16 либо на продолжение этой же магистрали, либо в периферийную магистраль 20 в соответствии с состоянием магистрали 18 запросов прерываний периферийных каналов. Назначение коммутатора 11 состоит в трансляции входного сигнала с магистрали

20 разрешений прерывания периферийных каналов в один из периферийных каналов 20; в соответствии с состоянием шин магистрали 18;.

Коммутатор 11 работает следующим образом. В исходном состоянии коммутатором 6 поддерживаются низкие уровни в шинах 20, что определяет низкие уровни сигналов в шинах магистрали

20 и на выходе элементов И 55 — от1 сутствие блокировки блока 3. Состояние регистров 49 безразлично. С приходом высокого уровня по одной из шин 20 анализатором 5, а следовательно, и коммутатором 6 гарантируется появление высокого уровня только на одной шине 20 — на выходе элемента

50 также появляется высокий уровень.

Последний вызывает фиксацию состояний шин магистралей 18; в группе ре" гистров 49 и запускает элемент 53 задержки, время отработки которого больше или равно формированию достоверной информации на выходе блока

55 выбора приоритетного запроса. Состояние шин 20 определяет настройку мультиплексора 51 на анализ тех выходов регистров 49, которые соответствуют уровню поступившего с шины 20 разрешения прерывания, и определяет выбор блока элементов И в группе 52, соответствующего данному приоритетному уровню. Состояние регистров 49 через мультиплексор 51 передается на вход блока 55. В результате на одном

as выходов 44 блока формируется низкий уровень, соответствующий наибо" лее приоритетному запросу в шинах магистрали 18„ к моменту прихода высокого уровня в шинах 20. Низкий уровень на одном из выходов блока 55 обязательно будет иметь место, поскольку приход высокого уровня в шинах 20 есть результат наличия соответствующего запроса хотя бы в одном из периферийных каналов 18;. При отработке элемента 53 на соответствующем выходе группы элементов И с ин

27

28

1432580 версными входами 56 появляется высокий уровень.57, который по шинам

28 взаимоблокировки поступает в блок

3 ° Одновременно запускается элемент

54 задержки на время окончания переходных процессов в блоке 3 ° После истечения этого времени разрешается анализ только одному подготовленному элементу И в группе 52. Когда поступает сигнал 21; разрешения (высокий уровень), высокий уровень формируется на выходе этого элемента. При снятии высокого. уровня в шинах 20 коммутатор 11 возвращается в исходное состояние.

Рассмотрим работу блока 3 реконфигурации системы, функциональная схема которого приведена на фиг.2, а временная диаграмма и алгоритм 20 работы соответственно на фиг, 18 и ,19. Целесообразно рассмотреть его работу одновременно с работой арбитра

Зб реконфигураций, функциональная схема которого приведена на фиг. 20. 25

Исходное состояние схемы с точки зрения выходных сигналов обеспечивается соответствующим состоянием входных шин (см. описание системы по фиг. 1) и фактом прихода сигнала ПОДГ 4 1. . 30

Е1азначение блока 3 состоит в своевременном восстановлении и запрете логических связей (трансляция сигналов) между центральным и перифеpHHHbMH KRHBJIBMH H проведение арбит- 35 ража по запросам прямого доступа. В исходном состоянии трансляция сигналов между каналами запрещена. Блок реконфигурации, анализируя сигналы в шинах магистралей 14 и 17;, должен 40 определить ситуацию необходимости обмена между каналами, отработать процедуру восстановления связи между ними и после окончания обмена— процедуру запрещения связи.

Блок 29 сравнения предназначен для определения факта обращения одного из устройств центрального кана" ла в зону адреса одного из периферийных каналов. Блок 29 сравнения выполнен на основе и-разрядного постоянного запоминающего устройства, адресные входы которого соединены с адресными шинами 37 информационноуправляющей магистрали 14. Система

55 имеет сквозную адресацию всех регистров устройств и ячеек оперативной и памяти. Блок имеет 2 (n равно числу адресных шин в системе) ячеек, каждая из которых имеет п разрядов, определяемое числом периферийных каналов, используемых в системе. Кажи дый разряд всех 2 ячеек памяти служит для хранения информации о составе устройств периферийного канала.

Логическая единица в разряд заносится аппаратно (путем прожигания плавких перемычек только в те ячейки, которым соответствуют устройства в периферийном канале).

Рассмотрим процесс обращения одного из устройств центрального канала к одному из устройств периферийного канала, например йервого.

Этому процессу предшествует процесс выбора (арбитража) задатчика из ряда устройств, которым требуется канал связи и который завершается установкой низкого уровня сигнала Занято"

38 устройством-победителем. В результате на выходе элемента 32 появляется высокий уровень и регистру 30 разрешается прием информации. Задатчик устанавливает в шинах магистрали

14 адрес 37 исполнителя. По данному ! адресу в блоке 29 была занесена логическая единица, поэтому на ее выходе появляется высокий уровень, который поступает на вход D0 регистра 30.

Через некоторое время задатчик сопровождает адрес устройства низким уровнем управляющего сигнала 39 — синхронизации задатчика СХЗ. На выходе первого элемента НЕ 31 появляется высокий уровень, который запускает элемент 33 задержки. Через время, отрабатываемое элементом 33 и достаточное для подготовки достоверной информации, на входе регистра 30 производится запись в него — высокий уровень на его динамическом входе С. В рассматриваемом случае логическая единица оудет записана в первый разряд— высокий уровень Q1.

Выход Q1 регистра 30 соединен с выходом 47, выборки арбитра Зб„ реконфигурации. Если задатчик в периферийной магистрали 17, освободил ее, сбросив сигнал "Занято" 42, исполнитель освободил ее информационную часть — сбросил сигнал СХИ 43, не подготовлен HQBblH задатчик — высокий уровень сигнала ПВБ 44 и прошло некоторое время, отрабатываемое элементом 172 задержки отсутствия сигнала ПВБ 44, то на выходе первого элемента И 173 формируется низкий

1432580

30 уровень„Этот низкий уровень поступает на первый вход второго элемента И 174, что запрещает выбор следующего задатчика на магистрали 17, и через первый элемент ИЛИ 175 - на выход элемента 176 задержки. После отработки элементом 176 времени, необходимого для завершения возможных ,переходных процессов,на первом входе элемента И 177 появляется высокий

10 уровень, который разрешает анализ его второго входа. Если выбор задатчика на магистрали 17 удалось з»1 претить, то на втором входе элемента

177 удерживается, высокий уровень..что вызывает перевод триггера 178 в сос. 1ояние логической единицы. В результате в соответствующей шине 24 р»зрйше11ий периферийных каналов появляется высокий уровень, который,прой20 ,дя через элемент ИЛИ 34, появляется и в шине 23 запрета. Высокие уровни

:ии 23 и 24, разрешают трансляцию сигналов через блоки 4 и 10,, и ло25 . гич е скан связ ь между центральной 14

11ернЯ1ерийной 1 7,, магистралями вос тан»вливается. После сброса задатчика сигнала СХЗ 39 логическая связь между магистралями разрывается псд действием низкого уровня на выходе элемента ИПИ 179 и после сброса сигнала ЗАП 38 схема возвращается г-: исходное состояние.

Восстановление логической связи между Рассматриваемьыи магистралями 35 возможно при выполнении операции

"Прерывание" одним из устройств периферийной магистрали 17, . Приход низкого уровня сигнала ПРЕР 45 вь.зывает снятие низкого уровня на нхо- 40 ,qe R триггера 178 и установку высокого уровня на выходе элемента НЕ 180.

Элемент И 181 отслеживает освобождение магистрали 14 задатчиком - сброс сигнала ЗЛН 38, исполнителем — сброс 45 сьтнала CXH 40. При освобождении магистрали 14 на выходе элемента 181 формируется низкий уровень, который вызывает установку триггера 178 и восстановление логической связи меж- 50 ду магистралями 14 и 17, {по аналогии с процедурой, описанной выше).

После сброса эадатчиком сигнала 45 схема возвращается в исходное состояние. 55

Рассмотрена только одна из функций арбитра 361.реконфигурации — установление и запрет логической связи между магистралями 14 и 17 . Его дру1 гая функция заключается в инициации арбитража среди устройств прямого доступа магистрали 17, т.е. выполнение части функций анализатора запросов центрального канала. Предположим, что устройство 9„ запрашивает доступ к магистрали 17 — низкий уро1 вень шин l9>,.под действием которых элемент НЕ 182 формирует высокий уровень на первом входе элемента И 174.

При отсутствии обращения со стороны центрального канала — высокий уровень на выходе элемента 173, отсутствие сигналов разрешения прерывания для рассматриваемого периферийного канала — низкий уровень шины 57

1 в н1инах 28 взаимоблокировки, при.наличии высокого уровня на выходе 172 элементом 174 формируется высокий уровень на входе С триггера 183 На входе D триггера l83 постоянно поддерживается высокий уровень, поэтому он переходит в состояние логической единицы, что и определяет выдачу сигнала разрешения в шину 21 . Низкий уровень выхода Ц блокирует возможные обращения со стороны магистрали 14 а высокий уровень Q 21„ поступает в шины 28, что запрещает возможную трансляцию сигнала разрешения прерывания коммутатором 11 в шину 20 .

Устройство 9 на высокий уровень в шине 21„ отвечает низким уровнем сигнала ПВБ 44 в магистрали 17<. В результате элементом ИЛИ 185 формируется низкий уровень на входе Ктриггера

183 и схема переходит в исходное состояние. Триггер 184, анализируя выход g триггера 183, определяет необходимость передачи сигнала 44„из магистрали.

17, в магистраль 14. Если текущий задатчик в магистрали 17„выполняет передачу на уровне прямого доступа (состояние логической единицы триггера 183), то триггер 184 не изменяет своего состояния. Если же имеет место операция "Прерывание", то триггер 184 взводится (высокий уровень на выходе элемента 186 задержки) и через элемент 35 передает высокий уровень выхода выдачи ПВБ 48 в магистраль 14. Сброс сигнала 44, переводит схемы в исходное состояние.

Кроме того, еще одну особенность имеет арбитр 36 реконфигурации.

31

Низкий уровень сигнала ПОДГ 41 в магистрали 14 должен быть передан во все периферийные каналы 17 . Это

1 требование выполняется подключением входа $ триггера 178 к шине 41, что

5 обеспечивает появление высокого уровня на выходах Q триггера 178 всех арбитров реконфигурации на время действия сигнала 41 ° Снятие сигнала 41 10 в магистрали 14 сопровождается сбросом триггеров 178 в арбитрах 36 и запрещением обмена между магистралями 14 и 17;.

На фиг.21 представлена функциональная схема устройства управления многопортового блока ОЗУ, принцип работы которого во многом идентичен принципу работы любого устройства 2 или 8 с добавлением функций арбитража 20 между несколькими портами и соответствующей коммутирующей аппаратуры.

Состояние старших разрядов адресных шин периферийных магистралей 17, -17; и центральной магистрали 14 анализи- 25 руется соответственно блрками 1 87„—

187; и 187. „ сравнения. Эти блоки сравнения аналогичны блокам 29 в. блоке .3 реконфигурации. Выходы этих блоков соединены с соответствующими пер- 30 выми входами элементов И 188„-188;+„ вторые входы которых соединены с шинами СХЗ периферийных 39 и централь-, ного 39 каналов соответственно. Высокий уровень на выходе одного из элементов 188 имеет место при обращении к данному блоку ОЗУ 7;, одного из. устройств соответствующего канала.

Выходы элементов 188 соединены с входами D регистра 189 обращений и с входами элемента ИЛИ 190. С приходом од40 ного или нескольких входных высоких уровней на выходе элемента 190 появляется высокий уровень, что вызывает фиксацию состояния выходов элемента

188 „„ в регистр 189 и запуск элемента 191 задержки. Приоритетный блок

192 осуществляет выбор наиболее приоритетного запроса (аналогично блоку

60 в анализаторе 1) и производит настройку мультиплексоров адреса 193, управления 194, входных данных 195 и демультиплексоров сигнала СХИ 196 и выходных данных 197 на канал, выигравший арбитраж. Мультиплексор 193 адреса производит передачу младших 55

I разрядов адреса выигравшего канала в местное устройство 87 управления (в соответствии с фиг.8) и запоминающую среду 198 по шинам 37. Мультиплексор 194 передает состояние шин управления, определяющих тип затребованной операции по шинам 97 в МУУ

87 и на вход усеченного дешифратора

199 операции, назначение которого состоит в определении направления передачи — чтение или запись — и разрешении работы либо мультиплексора 195, либо демультиплексора 197 (вход управления). В исходном состоянии разрешена работа мультиплексора 195, что уменьшает время переходных процессов. После выдержки времени элементом 191 высокий уровень поступает в демультиплексор 197 и МУУ

87, что инициирует в последнем выполнение затребованной операции. Устройство 87 осуществляет обмен информацией с запоминающей средой !98 аналогично обмену устройства 87 с пери, ферийным аппаратом. При завершении операции устройство 87 вырабатывает сигнал СХИ 40, который передается демультиплексором 196 в магистраль 17

При выполнении операции чтения этот сигнал сопровождает данные 101 от МУУ

87, которые элементом 197 передаются в магистраль 17„- сигнал 101,. 3адатчик на получение сигнала СХИ отвечает снятием сигнала СХЗ, и схема возвращается в исходное состояние.

Предлагаемая система управления по сравнению с известной характеризуется более высоким быстродействием, Кроме того, в предлагаемой системе снимаются логические ограничения на компоновку системы при организации одновременной работы каналов, увеличивается надежность подсистем прерывания и прямого доступа в связи с их децентрализацией и заменой характера распространения однонаправленных сигналов разрешений прерывания и прямого доступа между периферийными каналами с последовательного на параллельный, а также увеличивается уровень отказоустойчивости за счет локализации неисправности только в пределах отказавшего канала.

Формула из обретения

1. Многоканальная система управления распределением ресурсов в вычислительном комплексе, содержащая в центральном канале анализатор запросов, группу блоков ввода-вывода, 1432

33 блок 3JIeMPHTOB запрета, BHRJIH3BTOp запросов периферийных каналов и двунаправленный коммутатор, а в каждом периферийном канале — группу блоков ввода-вывода, блок прямого доступа к памяти и соответствующий блок эле.ментов запрета группы блоков элементов запрета, в центральном канале

1 входы-выходы группы входов-выходс в ,анализатора запросов, входы-выходы

,группы входов-выходов каждого блска !

: ввода-вывода группы и входы-выходы

,первой группы входов-выходов блока элементов запрета объединены и псдlключены к соответствующим шинам цент- 5

1 ральной информационно-управляющей ма Гис Га али, выходы пер вои группы Вь хо дав двунаправленного коммутатора, tвыходы первой группы выходов каждого

,блока вгода-вывода группы объединены и через соответствующие 1шхны центральной магистрали запросов прерывания подкхночены к входам группы вхадоь анализатора запросов, выходы группы выходов которого подключены к входам группы входов первого блока ,ввода"-вывода группы, выходы второй группы выхоцов каждого-предыдущего блока ввода-вывода подключены к входам группы входов каждого последую- ЗО щего блока ввода-вывода группы, выхадь. второй группы выходов последнего блока ввода-вывода группы через соответствующие шины центральной магистрали разрешений прерываний под, ключены к входам анализатора запрэ сав периферийных каналов, входы-вы:ходы которого и входы-выходы перв эй группы входов-выходов двупаправленного коммутатора обьединены саатв т- 40 ственно„ входы-выходы вторых групп входов-выходов блока элементов запрета и двунаправленного коммутатора абьединены соответственно, в каждэм периферийном канале входы группы 4g входов блока прямого доступа к памяти являются входами соответствующих шин соответствующей периферийной магистрали разрешения прерывания, входы-выходы групп входов-выходов блэка прямого доступа к памяти, каждого блока ввода.-вывода группы и соответствующего блока элементов запрета группы объединены через соответст-, вующие шины соответствующей периферийной информационно-управляющей магистрали, выходы первых групп выходов блока прямого доступа к памяти и кажцого блока ввода-вывода группы

580

34 объединены через соответствующие шины соответствующей периферийной магистрали запросов прерывания, выходы второй группы выходов блока прямого доступа к памяти подключены к входам группы входов первого блока ввода-вывода группы, выходы второй группы выходов каждого предыдущего блока ввода-вывода группы подключены к входам группы входов каждого последующего блока ввода-вывода группы, отличающаяся тем, что, с целью повышения производительности системы, в нее введены в центральный канал группа многопортовых блоков памяти и блок реконфигурации, первый и второй блоки элементов ИЛИ, коммутатор сигналов разрешений прерывания, входы-выходы первой группы входов-выходов блока реконфигурации подключены к соответствующим шинам центральной информационно-управляющей магистрали, входы-выходы второй группы входов-выходов блока реконфигурации подключены к входам-выходам группы входов-выходов коммутатора сигналов разрешения прерывания, входы всех групп входов, кроме последней„ блока реконфигурации подключены к соответствующим шинам соответствующих периферийных информационна-управляющих магистралей,каждый выход первой группы выходов блока реконфигурации подключен к первым входам элементов запрета соответствующих блоков элементов запрета группы блоков элементов запрета периферийных каналов, каждый выход второй группы выходов блока реконфигурации подключен к входу соответствующега блока прямого доступа к памяти через соответствующую шину разрешения прямого доступа к памяти, выход каждого блока прямого доступа к памяти подключен к соответствующему входу последней группы входов блока реконфигурации через соответствующую шину запросов прямого доступа к памяти, выход блока реконфигурации подключен к входу блока элементов запрета центрального канала, входы-выходы первых групп каждого многопортового блока памяти группы объединены и падключены к соответствующим шинам центральной информационно-управляющей магистрали, входы-выходы остальных групп каждого многопортового блока памяти группы подключены к соответствующим шинам соответствующих пери35

36 ферийных информационно-управляющих магистралей, выходы второй группы выходов двунаправленного коммутатора подключены к входам первой группы входов коммутатора сигналов разреше- 5 ний прерываний, входы каждой группы входов первого блока элементов ИЛИ и входы остальных групп коммутатора сигналов разрешений прерываний объединены соответственно и подключены к соответствующим шинам соответствующих периферийных магистралей запросов прерываний, выходы первого блока элементов ИЛИ подключены к входам группы входов двунаправленного коммутато-15 ра, выходы каждой группы выходов коммутатора сигналов разрешений прерываний подключены к соответствующим шинам соответствующих периферийных магистралей разрешений прерываний, 20 выходы группы выходов каждого блока элементов запрета группы подключены к входам соответствующих групп входов второго блока элементов ИЛИ, выходы которого подключены к входамвыходам третьей группы входов-выходов двунаправленного коммутатора, каждый вход-выход которой подключен к вторым входам элементов запрета соответствующего блока элементов за-Зр прета группы блоков элементов запрета периферийных каналов.

2. Система управления по п. 1, отличающаяся тем, что, блок реконфигур ции содержит блок сравнения, регистр, первый и второй элементы НЕ, элемент задержки, первый и второй элементы ИЛИ и арбитры реконфигурации, входы блока сравнения, входы первого и второго элементов НЕ, первые, вторые, третьи и чет" вертые входы арбитров реконфигурации являются соответствующими входами первой группы входов-выходов блока реконфигурации, выходы блока срав- 45 нения подключены к входам группы входов регистра, каждый выход которого подключен к входу выборки каждого арбитра реконфигурации, выход первого элемента HE через элемент задержки подключен к первому входу регистра, выход второго элемента HE подключен к второму входу регистра, выхода запрета арбитров реконфигурации подключены к входам первого элемента ИЛИ и являются соответствующими выходами

55 первой группы выходов блока реконфигурации, выходы выборки арбитров реконфигурации подключены к входам второго элемента HJIH, выход которого является соответствующим выходом первой группы входов-выходов блока реконфигурации, выходы разрешений прямого доступа к памяти арбитров реконфигурации являются соответствующими выходами второй группы выходов и второй группы входов-выходов блока реконфигурации, входы запрета разрешения пребывания арбитра реконфигурации являются соответствующими входами второй группы входов-выходов блока реконфигурации, пятый, шестой, седьмой и восьмой входы каждого арбитра реконфигурации являются соответствующими входами каждой группы входов, кроме последней, блока реконфигурации, входы запроса прямого доступа к памяти арбитров реконфигурации являются соответствующими входами последней .группы входов блока реконфигурации, выход первого элемента ИЛИ является выходом блока реконфигурации.

3. Система управления по и. отличающаяся тем, что коммутатор сигналов разрешения прерывания содержит группу регистров, элемент ИЛИ, мультиплексор, группы элементов И, первый и второй элементы задержки, блок выбора приоритетного запроса и группу элементов И с инверсными входами, каждый соответствующий вход элемента ИЛИ, группы адресных входов мультиплексора и первые входы элементов И каждой соответствующей группы элементов И объединены и являются соответствующими входами первой группы входов коммутатора, входы группы входов каждого регистра группы регистров являются соответствующими входами остальных групп, начиная со второй, коммутатора, соответствующий выход группы выходов каждого регистра группы регистров подключен к каждому информационному входу соответствующей группы информационных входов мультиплексора соответственно, выходы которого подключены к входам блока выбора приоритетного запроса соответственно, выходы которого подключены к первым входам элементов И с инверсными входами группы соответственно, выход; элемента ИЛИ подключен к объединенным входам каждого регистра группы регистров и через первый элемент эадержки к объединенным вторым входам элементов И с инверсными входами группы и к инверсному входу второго 1432580

37

38 элемента задержки, выход которого подключен к объединенным вторым вг:одам элементов И всех групп элементов И, третьи входы каждого элемента И соответствующей группы элементов И объединены и являются соответ-! твующими Входами группы Bxop0E3 Вы ходов коммутатора, соответствующий выход элемента И с инверсными входами группы и четвертые входы соответствующих элементов И каждой группы

5 элементов И объединены и являются соответствующими выходами группы входоввыходов коммутатора.

3432580

1432580!

432580

Фиг. 7

i432580

f432580

1432580

&правим hnurs" . йп

1432580

Преры4анив „„Apdttmpcw

ttttepcrtatrtr

44нен уета тъ 1 и сиенжю М1

Aayorto «а ре

pat (4d) . с4раса 1М) .

Itp0fttW

Яа и epona pe ни змн. 111Е) Ирае 144 и (471) иена

ФУ) еброиюен

Е4рее fzd) 1114) Cdpttc (174! м аиенала ИФр) Фив)У нет

Ей) настуtttrp нет

«ена

1еа) лаетуаи

km

Еаза,а

<Мч) сброшен е4рае (78$) v еиеrene 1М) Угтано ee tttpydaepa (174) и еиеraaapaa 891

4раи1ем» л tatatrae

l7t ариеле- Иет лы(4Ф,йй с4юиюм

Аа

3айрещение аре4елия pdump.

pAtttt %ttt

patx яалреaa1 err

4ееетали ме

Ияли rteae+ (1й/

17„4 4 Ар

hettt ие Ag

Щ сброшен

Кет йиная

114 ) мгту

attta е4ращеюие

ee cmopttrrat (19) Иет

drte era l rrtt ции пФЕР

trent

Устане4ла tdd и йн4аиа Й1 и™

ИФ) tttta m)tnun,еа

i432580Фиа21

Составитель И. Кузнецов

Редактор H. Тупица Техред М.Моргентал Корректор И.Иуска

Заказ 5849 Тираж 558 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, r, Ужгород, ул. Проектная, 4