Многоканальное устройство для распределения заданий процессорам

 

Изобретение относится к вычислительной технике и может быть использовано в многомашинных вычислительных системах для распределения заданий между процессорами. Цель изобретения - расширение области применения устройства за счет перераспределения заданий между процессорами . Многоканальное устройство для распределения заданий процессорам содержит К каналов, в каждьгй из которых входят регистры 1 и 2, группы элементов И 3 и 4, узлы арбитража 4 и 5, триггеры 7,8 и 9, формирователь импульса 10, элементы И 11, 12 и 13, элемент развязки 14. В случае нормальной работы процессора задание , поступившее на вход 32 канала , распределяется в процессор своего канала. Если же процессор вьш1ел из строя, то задание через группу элементов И 4 по магистрали 15 распределяется в исправный процессор устройства. 2 ил. с (Л 4 СО О 00

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

А1 (19) (11) (51)4 G 06 F 9/46

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТ8ЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4219001/24-24 (22) 30.03.87 (46) 30.09.88. Бюл. У 36 (72) В.А.Богатырев (53) 681,3 (088.8) (56) Авторское свидетельство СССР

В .1278848, кл. G 06 F 9/46, 1985.

Авторское свидетельство СССР

У 1124309, кл. G 06 F 9/46, 1983. (54) МНОГОКАНАЛЬНОЕ УСТРОЙСТВО ДПЯ

РАСПРЕДЕЛЕНИЯ ЗАДАНИЙ ПРОЦЕССОРАМ (57) Изобретение относится к вычислительной технике и может быть использовано в многомашинных вычислительных системах для распределения заданий между процессорами. Цель изобретения — расширение области применения устройства за счет перераспределения заданий между процессорами. Многоканальное устройство для распределения заданий процессорам содержит К каналов, в каждый из которых входят регистры 1 и 2, группы элементов И 3 и 4, узлы арбитража 4 и 5, триггеры 7,8 и 9, формирователь импульса 10, элементы И 11, 12 и 13, элемент развязки 14. В случае нормальной работы процессора задание, поступившее на вход 32 канала, распределяется в процессор своего канала. Если же процессор вышел из строя, то задание через группу элементов И 4 по магистрали 15 распределяется в исправный процессор устройства. 2 ил.

1427368

Изобретение относится к вычислительной технике, в частности к устройствам распределения заданий между процессорами, и может быть использовано в многомашинных вычислительных системах для распределения нагрузки между процессорами .(ЭВИ), Цель изобретения — расширение области применения устройства за 1О счет возможности дерераспределения. заданий между процессорами.

На фиг.1 представлена структурная схема одного канала устройства; на фиг.2 — схема узла арбитража.

Устройство (фиг ° 1) содержит регистры 1,2, группы элементов И 3,4, узлы 5,6 арбитража, триггеры 7-9, формирователь 10 импульса, элементы

И 11-13, элемент 14 развязки, общую 2р магистраль 15, общие линии 16,17 сопровождения, вход 18 запроса, первый и второй управляющие входы 19, 20, сигнальные выходы 21,22 канала, кодовый выход 23, вход 24 начальной 25 установки, первый узел 5 арбитража имеет входы 25 разрешения работы, блокировки 26 и выход 27, второй узел 6 арбитража имеет вход 28 блокировки и выход 29, триггер 7 имеет 3р входы установки 30, 31, в устройстве имеется вход 32 кода запроса.

Узел 5 (6) арбитража (фиг ° 2) содержит счетчик 33, дешифратор 34, эле" мент И 35, ИЛИ 36, вход 37 синхронизации (фиг.2).

Работа устройства заключается в следующем.

Для начальной установки подается сигнал на вход 24, в триггеры 8, 9 записываются ".О", а счетчик 33 узла

5 устанавливается в нулевое состояние. При состоянии "О" триггера 9 счетчик 33 узла 6 устанавливается в нулевое состояние, при этом его счетный режим блокируется.

Запрос от К-го источника запросов (абонента) заносится в регистр 1 с входа 32 по .сигналу на входе 18.

Если К-й процессор, закрепленный для обслуживания запросов от К-ro абонента, исправен, о чем свидетельствует состояние триггера "1" триггера 7, то через элемент И 11 подается сигнал на вход 21 прерывания

К-го процессора. Вектор прерывания (код запроса) процессор считывает с регистра 1 через группу элементов

И 3 ло сигналу с входа 19. Если К-й процессор неисправе », о чем свидетельствует состояние "О" триггера

7, то по сигналу на входе 18 через элемент И 12 производится запись

"1" в триггер 8. Единичное состояние триггера 8 К-ro канала соответствует запросу от К-го канала устройства (от К-ro абонента) на захват магистрали 15. При состоянии

"1" триггера 8 на вход 25 узла 5 арбитража подается "1", разрешающая захват общей. магистрали 15 К-м каналом при Е-м состоянии счетчика

33 К-ro канала. Счетчики 33 всех каналов начинают счет с одинакового состояния (нулевого), изменен»»е состояний счетчиков 33 производится с одной частотой на входах 37, поэтому сигналы на выходах узлов арбитража различных каналов формируются в разные моменты времени, так как к входу элемента И 35 К-го канала подключается К-й выход дешифратора

34. При появлении "1" на К-м выходе дешифратора 34 при состоянии "1" триггера 8 на выходе элемента И 35

К-ro канала вырабатывается сигнал, подаваемый на выход 27, причем длительность. этого сигнала равна длительности синхросигнала на входе 37.

По сигналу на выходе 27 узла 5 код запроса (вектор прерывания), занесенный в регистр 1, через группу элементов И 4 (магистральные усилители) выдается на общую магистраль

15. Код запроса, передаваемый через общую магистраль 15, сопровождается сигналом, формируемым формирователем

1О и выдаваемым на общую линию !6.

По заднему. фронту сигнала на выходе

27 узла 5 арбитража триггер 8 устанавливается в состояние "0" (выход

27 узла 5 подключен к С-входу триггера 8, на D-вход которого постоянно подается "О"). По сигналу сопровождения на общей линии 16 во всех каналах в триггер 9 заносятся "О", работа счетчиков 33 узлов 5 арбитража блокируется (подается сигнал на вход установки), а работа счетчиков 33 узлов 6 арбитража разрешается (снимается сигнал установки счетчиков 33). Узлы .6 предназначены для исключения распределения запросов, передаваемых через общую магистраль 15, в несколько процессоров.

Все счетчики 33 узлов 6 арбитража начинают счет с одинакового сос1427368

10

55 таяния ("О"), а наращивание их содержимого производится с одинаковой частотой с входа 37. Загрузка запроса в К-й процессор разрешается при

его исправности ("1" в триггере 7) и К-м состоянии счетчика 33 узла 6, при этом на выходе 29 узла 6 формируется сигнал (для Е-го канала к входу элемента И 35 подключен К-й выход дешифратора 34), если К-й процессор исправен ("1" в триггере 7), то на выходе элемента И 13 формируется сигнал 22 прерывания К-га процессора, вектор прерывания с регистра 2 по сигналу 20. В регистр 2 вектор прерывания занесен с общей магистрали 15 по сигналу сопровождения на линии 16. Сигнал с выхода элемента И 13 через элемент 14 развязки выдается на общую линию 17> в триггеры 9 всех каналов записываются "О". При состоянии "0" триггеров 9 разрешается счетный режим счетчиков 33 узлов 5 арбитража, а счетный режим счетчиков 33 узлов 6 арбитража блокируется (производится их установка в исходное состояние). При этом начинается распределение очередного запроса через общую магистраль в случае требований от источников запросов, подключенных к неисправным процессорам. формула изобретения

Многоканальное устройство для распределения заданий процессорам, содержащее К каналов, каждый из которых содержит первый и второй регистры, первую и вторую группы элементов И, с первого па третий элементы И, причем информационный вход канала соединен с информационным входом первого 1 егистра, соответствующего канала, выход которого соединен с первыми входами элементов

И первой и второй групп, выходы элементов И первой группы М-ro канала (М=1,К) соединены с информационными выходами канала для подключения к входам M-го процессора, вход запроса

М-ro канала устройства соединен с первыми входами первого и второго элементов И М-ro канала, о т л и— ч а ю щ е е с я тем, что, с целью расширения области применения за счет возможности перераспределения заданий между процессорами, каждый

45 канал дополнительно содержит первый и второй узлы арбитража, элемент развязки, с первого па третий триггеры и формирователь импульса, в каждом канале вход формирователя импульса соединен с вторыми входами элементов И второй группы, с выходом первого узла арбитража и с синхровходом первого триггера, вход установки в "О" которого соединен с входам установки в О" второго триггера, с первым входом блокировки первого узла арбитража и с входом начальной установки соответствующего канала устройства, вход запроса которого соединен с вхюдом записи первого регистра, входы установки в "t" и в "О" третьего триггера соединены соответственна с входами признака исправности и признака неисправности процессора соответствующего канала устройства, в каждом канале прямой выход третьего триггера соединен с вторым входом первого и первым входом третьего элементов И, второй вход третьего элемента И соединен с выходам второго узла арбитража, первый вход блокировки которого соединен с вторым входам блокировки первого узла арбитража, третьим входом третье- . го элемента И и с выходом второго триггера, выход третьего элемента И

М-го канала соединен с входом элемента развязки и первым сигнальным

BbL :oäoì М-го канала для подключения к первому входу прерывания M-го процессора, выход первого элемента И

М-го канала соединен с вторым сигнальным выходом M-ro канала для подключения к второму входу прерывания

M ãî процессора, инверсный выход третьего триггера соединен с вторым входом второго элемента И, выход которого соединен с входом установки в "1" первого триггера, выход которого соединен с входам разрешения работы первого узла арбитража, информационные входы первого и второго триггеров соединены соответственно с шинами лагическбго нуля и единицы устройства, первый и второй входы чтения М-го канала устройства соединены соответственно с вторыми входами элементов И первой группы и с входом чтения второго регистра, выходы которого поразрядно объединены с информационными выходами M-ro канала по схеме МОНТАЖНОЕ ИЛИ, выхо! 42/368

24(Г8) Составитель А.Афанасьев

Техред Л.Сердюкова Корректор M.Иароши

Редактор О.Спесивых

Заказ 4853/45 Тираж 704 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4

5 ды элементов И второй группы всех каналов поразрядно объединены по схеме МОНТАЖНОЕ ИЛИ и соединены с информационными входами вторых регистров, выходы элементов развязки всех каналов объединены через МОНТАЖНОЕ KIN и соединены с входами установки в "1" вторых триггеров, выходы формирователей импульсов всех каналов объединены через МОНТАЖНОЕ ИЛИ и соединены с синхровходами вторых триггеров и входами записи вторых регистров всех каналов устройства, причем узел арбитража содержит счетчик, дешифратор, элемент ИЛИ и элемент И, выход которого соединен с выходом узла арбитража, первый и второй входы блокировки которого соединены соответственно с входом установки в "О" счетчика и первым входом элемента ИЛИ, второй вход и выход которого соединены соответственно с первым выходом дешифратора и с синхровходом счетчика, счетный вход и выход которого соединены соответственно с синхровходом узла арбитража и с входом дешифратора, второй выход которого соединен с первым входом элемента И, второй вход которого соединен с входом разрешения работы узла арбитража.