Устройство для формирования теста оперативной памяти

 

Изобретение относится к вычислительной технике и может быть использовано для контроля оперативных запоминающих устройств. Целью изобретения является упрощение устройства. Устройство содержит генератор импульсов , счетчик адреса, счетчик циклов , формирователь выборки, формирователь сигналов сброса, триггер записи-чтения , триггер останова, одновибратор и элемент запрета. Цель изобретения достигается соединением выходов счетчика циклов с информационными входами счетчика адреса, а также введением формирователя сигналов сброса, элемента запрета и одновибратора, осуществляющих управление перезаписью состояния счетчика циклов в счетчик адреса. В устройстве формируется модифицированный тест Бегущая 1,0. 1 ил. (Л

СОЮЗ СОВЕТСНИХ

СОЦИАЛ ИСТИЧЕСНИХ

РЕСПУБЛИК (5g 4 6 11 С 29/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 4160987/24-24 (22) 15.12.86 (46) 23,09.88. Бюл. И 35 (72) М.М.Букин, В.А.Морозов и В.К.Мешковский (53) 681.327.6 (088.8) (56) Авторское свидетельство СССР

У 955208, кл. G 11 С 29/00, 1980.

Авторское свидетельство СССР

У 1249588, кл. G 11 С 29/00, 1984. (54) УСТРОЙСТВО ДЛЯ ФОРМИРОВАНИЯ ТЕСТА ОПЕРАТИВНОЙ ПАМЯТИ (57) Изобретение относится к вычислительной технике и может быть использовано для контроля оперативных запоминающих устройств. Целью изобре„„SU„„1425789 А1 тения является упрощение устройства.

Устройство содержит генератор импульсов, счетчик адреса, счетчик циклов, формирователь выборки, формирователь сигналов сброса, триггер записи-чтения, триггер останова, одновибратор и элемент запрета. Цель изобретения достигается соединением выходов счетчика циклов с информационными входами счетчика адреса, а также введением формирователя сигналов сброса, элемента запрета и одновибратора, осуществляющих управление перезаписью состояния счетчика циклов в счетчик адреса, В устройстве формируется модифицированный тест

"Бегущая 1,0". 1 ил.

1425789

Изобретение относится к вычислительной технике и может быть использовано для контроля оперативных запоминающих устройств, Цель изобретения — упрощение уст5 ройства.

На чертеже представлена схема устройства для формирования теста оперативной памяти. 10

Устройство содержит генератор 1 импульсов, счетчик 2 адреса, формирователь 3 выборки, счетчик 4 циклов, одновибратор 5, элемент 6 запрета, управляемый инвертор 7, триггер 8 записи-чтения, триггер 9 останова, формирователь 10 сигналов сброса.

Устройство работает следующим образом.

Импульсы генератора 1 поступают на счетчик 2 адреса и одновременно через формирователь 3 на выход разрешения выборки устройства, Так как с одновибратора 5 на информационный вход управляемого инвертора 7 подан 25 "Лог.О", то по адресам с 0-го по (2 -1)-й проходит запись "0". Импульс переполнения счетчика 2 адреса запускает одновибратор 5, в результа1 те чего на время 6t на информационный вход проверяемой микросхемы подается "Лог.1". По переднему фронту импульса с одновибратора 5 происходит занесение информации иэ счетчика

4 циклов в счетчик 2 адреса. 35

При очередном импульсе с генератора 1 по этому адресу записывается единственная в этом цикле единица.

По заднему фронту сигнала с одновибратора 5 сбрасывается в "0" 40 счетчик 2 адреса и устанавливается в единичное состояние триггер 8 записичтения, вследствие чего при повторном заполнении счетчика 2 адреса все происходит аналогично описанному, но в режиме чтения.

В режиме чтения нулевым уровнем с выхода триггера 8 записи-чтения включится элемент 6 запрета и заблокирует сигнал управления, по которо- 50 му осуществляется прием параллельной информации в счетчик 2 адреса из счетчика 4 циклов.

При возврате триггера 8 записичтения в нулевое состояние содержимое счетчика 4 циклов увеличится на

"1" и в очередном цикле "Лог.1" записана по адресу А + 1, где А — адрес запоминающего элемента проверяемой микросхемы, куда в предыдущем цикле записана "1".

После завершения 2 циклов sau писи-чтения счетчик 4 циклов пере-, полнится и триггер 9 останова переключится в единичное состояние, разрешая инвертирование данных инвертором 7.

После этого циклы записи-чтения полностью повторяются с той разницей, что в каждом цикле в проверяемую микросхему записывается один ноль на фоне единиц.

После повторного переполнения счетчика 4 циклов триггер 9 останова опрокидывается в первоначальное состояние, что приводит к остановке генератора 1.

Таким образом, в устройстве осуществляется генерация модифицированного теста "Бегущая 1,0". формула изобретения

Устройство для формирования теста оперативной памяти, содержащее счетчик адреса, выходы младших разрядов которого являются адресными выходами устройства, а счетный вход соединен с выходом генератора импульсов и входом формирователя выборки, выход которого является выходом разрешения выборки устройства, управляющий вход генератора импульсов подключен к инверсному выходу триггера останова, прямой выход которого является выходом окончания контроля устройства, а вход соединен с выходом переполнения счетчика циклов, счетный вход которого соединен с прямым выходом триггера записи-чтения и является выходом записи-чтения устройства, о т л и— ч а ю щ е е с я тем, что, с целью упрощения, в устройство введены одновибратор, элемент запрета, формирователь сигналов сброса, управляемый инвертор, причем первый выход одновибратора соединен со счетным входом триггера записи-чтения, с информационным входом управляемого инвер-. тора и с входом формирователя сигналов сброса, выход которого подключен к входу сброса счетчика адреса, выход старшего разряда которого подключен к входу одновибратора, второй выход которого соединен с управляющим входом управляемого инвертора н с информационным входом элемента эапре1425789

Составитель О.Исаев

Корректор О. Кравцова

Заказ 4780/53

Тираж 590 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35,. Раушская наб., д. 4/5.

Производственно-полиграфическое предприятие, г ° Ужгород, ул. Проектная, 4 та, управляющий вход которого под-. ключен к инверсному выходу триггера записи-чтения, а выход элемента запрета соединен с управляющим входом счетчика адреса, инверсный выход триггера останова подключен к упРедактор Н.Рогулич Техред М.Ходанич равляющему входу управляемого инвертора, информационные выходы счетчика циклов соединены с одноименными входами счетчика адреса, выход управляемого инвертора является информационным выходом устройства.