Аналоговый интегратор

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4197382/24-24 (22) 23.02.87 (46) 23.09.88. Бюл. У 35 (72) С.В. Архипов (53) 681 ° 335(088.8) (56) Патент США У 3584209, кл. G 06 С 7/18, 1971.

Ноултон. Точный интегратор с непрерывным сбросом, — Электроника, 1972. N 18, с. 61

„„Я0„„1425724 А 1 (54) АНАЛОГОВЬ И ИНТЕГРАТОР (57) Изобретение относится к измерительной и аналоговой вычислительной технике, предназначено для получения периодической последовательности значений интеграла аналогового сигнала на заданном интервале интегрирования и может быть использовано, например, для накопления аналогового сигнала при выделении сигнала из

1425724 подключает вход интегратора к перво, му входу интегрирующего блока непосредственно, а во втором — через инвертор 7. Напряжение на выходе интегратора равно интегралу от входного сигнала за время, равное двум перно" дам тактовой частоты, и не зависит в первом приближении от дрейфа операционного усилителя и от начальной установки интегрирующего блока. 1 ил. шума. Целью изобретения является повьппение точности интегратора. Интегратор содержит интегрирующий блок

1, коммутатор 2, шину тактовой частоты 3, схемы выборки-хранения 4, 5 и 6, инвертор 7, блок сложения 8, блок вычитания 9, счетные триггеры

10 и 11, одновибраторы 12, 13 и 14, элемент задержки 15. Цикл интегрирования занимает два периода тактовой частоты. В первом такте коммутатор 2

1 2

Изобретение относится к измери- такте цикла интегрирования сигнал тельной и аналоговой вычислитель ой U(t) на выходе блока 1 изменяется по технике и может быть использовано, закону например, для накопления аналогового е t сигнала при выделении сигнала иэ 5 U(t) U — — U (t)dt — — U dt+kt, 1 1 шума. а, в)(4

0 а

Цель изобретения — повышение точ- где U — напряжение на выходе блока 1 а ности интегратора. в конце предыдущего .цикла;

На чертеже представлена блок-схема К Css

Г аналогового интегратора. 10 К С

Интегратор содержит интегрирующий . t — момент начала текущего цика блок 1, коммутатор 2, шину 3 такто- ла; вой частоты, схемы 4-б выборки-хране- U — напряжение обратной связи на ае ния, инвертор 7, блок 8 сложения и втором входе блока 1, блок 9 вычитания, счетные триггеры 15 а член kt в первом приближении описы"

10 и 11, одновибраторы 12-14, элемент вает дрейф операционного усилителя.

Значение U равное 1/2(У +У ),.

Интегратор работает следующим обрования, поэтому можно записать разом.

Цикл интегрирования занимает два 20

Ф периода (такта) тактовой частоты Ха U(t) =U +kt U <ä 1 (U о на шине 3. В первом такте коммутатор 2 (! 3

a- to 2 подключает вход интегРатоРа к neP- . (1ерез время T. = 1/ f триггер 10

) Ь вому входу интегрирующего блока 1 не- запускает одновибратор 12 и первая посРедственно, а во втоРом — через ин схема 4 выборки-хранения запоминает

:вертор 7. Таким образом, в первом а+ т U, (t)-U(t,+т)-И.+1 t - — „U,„(с)а .

UT 1 !

Одновременно триггер 10 переклю- выходе блока 1 начинает изменяться чает коммутатор 2, и напряжение на по закону

% t

U(t) U(*+T)+kt- „ - †„ (g (с)ас< 4,+т

=U +k(T+t) - т — — „ — I U (t) dt +Sx (2. I

1 с, + - — t U (t)dt.

to+ (з

1425724 4.

В конце второго такта триггер 11 минает напряжение Uh которое до этои с некоторой задержкой триггер 10 го хранилось во нторой схеме 5 выборпереходят в исходное состояние, за- ки-хранения, а эта последняя схема пуская одновибраторы 13 и 14. При этом запоминает сигнал конца текущего цик5 третья схема 6 выборки-хранения запо- ла, равный ((1. +т ц ц(и,+27) ц,+2кц-2ц„— (v (с)ас +

Т

<.а2т t

+ 1 Ц (t)dt.

t,,ir

Таким образом, на выходе блока 8 сложения, реализующего функцию

U - 1/2(ц, + П,), по окончании цикла 15 интегрирования получают напряжение обратной связи для следующего цикла интегрирования,, равное

4,,+т

Т 1

U +kT — U — „, — — „U (t) dt — 20

О « 2 2 (,,) ВЛ

t i2ò — J ц (с)ас, Ф,ат а на выходе блока 9 вычитания — напряжение 25 +2Т

U - — — U (t)dt.

1 вы)(e)(10

Отсюда видно, что напряжение на выходе интегратора равно интегралу от входного сигнала за время, равное двум периодам тактовой частоты, и не зависит в первом приближении от дрейфа операционного усилителя и от начальной установки интегрирующего блока.

Обратная связь с выхода блока 8 сложения на второй вход интегрирующего блока 1 обеспечивает работу интегрирующего блока н оптимальном 40 диапазоне выходных напряжений. Критерием оптимальности здесь служит условие близости к нулю одйой из границ диапазона. Эта граница определяется значением напряжения U2 в -м цикле 45

i-1 интегрирования. Учитывая, что U U

a U(), =, 1/2(0 + U 2 ), можна записать

ДЛЯ Ц2 °

I оа) 41 2Т вЂ” J ц,„(e>ae. — J v,„(c>at .

1 о,ат

В стационарном режиме при Ue), ()

= сопэС интегралы в квадратных скоб55 ках равны между собой, à U2

U q поэтому имеют U2 = 1<, .

Отсюда видно, что в отсутствие дрейфа (1c 0) граница диапазона сигнала на выходе интегрирующего блока 1 равна нулю, а при разорванной обратной связи (c. оо ) дрейф делает невозможной работу схемы. Снизу значение 2 ограничено погрешностью интегрирования, которую вносит уменьшение этой .величины вследствие конечности коэффициента усиления операционного усилителя.

Формула изобретения

Аналоговый интегратор, содержащий двухвходовой интегрирующий блок, две схемы выборки-хранения, о т л и ч а юшийся тем, что, с целью повышения точности интегратора, в него вве-. дены третья схема выборки-хранения, два счетных триггера, три одновибратора, блоки сложения и вычитания, элемент задержки, инвертор -и коммутатор, первый информационный вход которого непосредстненно, а второй через инвертор соединены с входом интегратора, выход коммутатора подключен к первому входу двухвходового интегрирующего блока, второй вход которого соединен с выходом блока сложения, а выход подключен к информационным входам первой и второй схем выборки-хранения, вход первого счетного триггера через элемент задержки соединен с шиной тактовой частоты, прямой ныход подключен к управляющему входу коммутатора и через первый одновибратор— к управляющему входу первой схемы выборки-хранения, выход которой соединен с первым входом блока вычитания, выход которого является выходом интегратора, а второй вход подключен к выходу блока сложения, инверсный выход первого счетного триггера через второй одновибратор подключен к управляющему входу второй схемы выборки-хранения, выход которой соединен с первым входом блока сложения и информационным входом третьей схемы выборки-хранения, выход которой подключен к нто1425724 гратора.

Составитель С. Белан

Техред М.Дидык

Редактор М. Бланар

Корректор Г.Решетник

Заказ 4773/49

Тираж 704 Подписное

ВНИИПИ Государственного комитета СССР

IIo делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4 рому входу блока сложения, а управляющий вход через третий одновибратор соединен с инверснья выходом второго счетного триггера, вход которого под;ключен к шине тактовой частоты инте