Устройство управления блоками памяти

 

Изобретение относится к вычислительной технике и может быть использовано для увеличения объема оперативной памяти при построении цифровых систем обработки данных на базе мини-(микро)-ЭВМ. Цель изобретения - повьшение надежности за счет введения контроля на исправность. Устройство содержит регистр 1, дешифратор 2 блоков памяти, дешифратор 3 адреса , 9хему 4 сравнения и элемент 5 И. В регистр 1 заносится номер выбираемого блока памяти. При наличии логической единицы в старшем разряде выхода регистра 1 на выходе дешифратора 2 появляется сигнал ОЗУ-i. Контроль записи в регистр 1 осуществляется на схеме 4 сравнения. Если информация на входе и выходе регистра 1 различна, то устройство не вырабатывает сигнал ответа-на выходе элемента И 5, сообщая процессору о не- .исправности. 2 ип. $ (Л

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (i9) SU (II) А1 (5D 4 С 06 F 12/08

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4218457/24-24 (22) 17.02.87 (46) 23 ° 09.88. Бюл. 9 35 (72) Н.А.Иванов (53) 681.325 (088.8) (56) Авторское свидетельство СССР

У 951315, кл. G 06 F 12/08, опублик.

1980.

Черняк А.Ю. Диспетчер памяти для микро-ЭВМ "Электроника 60М", — Приборы и техника эксперимента, 1985, У 3, с.98-99. (54) УСТРОЙСТВО УПРАВЛЕНИЯ БЛОКАМИ

ПАМЯТИ (57) Изобретение относится к вычислительной технике и может быть использовано для увеличения объема оперативной памяти при построении цнфровых систем обработки данных на базе . мини-(микро)-ЭВМ. Цель изобретенияповышение надежности за счет введения контроля на исправность. Устройство содержит регистр 1, дешифратор

2 блоков памяти, дешифратор 3 адреса, схему 4 сравнения и элемент 5 И, В регистр 1 заносится номер выбираемого блока памяти. При наличии логической единицы в старшем разряде выхода регистра 1 на выходе дешифратора 2 появляется сигнал ОЗУ-i, Контроль записи в регистр 1 осуществляется на схеме 4 сравнения. Если информация на входе и выходе регистра

1 различна, то устройство не вырабатывает сигнал ответа-на выходе элемента И 5, сообщая процессору о не,,исправности. 2 ил.

С::

1425689

Изобретение относится к вычислительной технике и может быть использовано для увеличения объема оперативной памяти при построении цифровых систем обработки данных на базе мини-(микро)-ЭВМ.

Цель изобретения — повышение надежности за счет введения контроля на исправность.

На фиг.1 показана функциональная схема устройства управления блоками памяти; на фиг.2 - возможное применение предлагаемого устройства.

Устройство содержит регистр 1„ дешифратор 2 блоков памяти, дешифратор

3 адреса, схему 4 сравнения и злемент 5 И.

На фиг.2 показаны устройство 6 управления блоками памяти, блоки 7 памяти, процессор 8, блок 9 памяти.

При применении предлагаемого устi ройства блок 9 памяти имеет индивидуальное адресное пространство в ад-! . ресном пространстве мини:.ЭВМ, напри. «ер от 0000 до 7FFF. Остальные блоки

7 памяти, подключенные к устройству

6, имеют одни и те же адреса в адрес= ном пространестве мини-ЭВМ, например от 8000 до FFFF.

Выбор блоков 7 памяти осуществляется следующим образом.

Процессор 8 заносит информацию о выбираемом блоке 7 памяти в регистр

1, который имеет свой адрес в адресном пространстве мини-ЭВМ. Если в старший разряд регистра 1 занесена логическая единица, то разрешается выбор дешифратором 2 блока 7 памяти.

Если в старший разряд регистра 1 занесен логический ноль, то выбор де-шифратором 2 блока 7 памяти запрещена. При записи процессора в регистр

f номера выбираемого блока 7 памяти осуществляется контроль записи номера блока памяти через схему 4 сравнения и, если значения номера на входе и выходе регистра 1 не совпадают, на выходе элемента И з не формируется сигнал ответа„ отсутствие которого сообщает процессору о неисправности устройства.

К процессору может быть подключено несколько устройств 6, регистры 1 которых имеют разные адреса в адресном пространстве микро-ЭВМ.

Формула изобретения

Устройс во управления блоками памяти, содержащее регистр, дешифратор блоков памяти, дешифратор адреса и элемент И, информационный выход дешифратора адреса является адресным входом устройства, информационный вход регистра является информационным входом устройства, выход дешифратора адреса соединен с входом стробирования регистра, выход младших разрядов которого соединен с информационным входом дешифратора блоков памяти, управляющий вход которого соединен с выходом старшего разряда регистра, выходы дешифратора блоков памяти являются выходами выборки блоков памяти устройства, о т л и ч " ю m ее с я тем, что, с целью повышения надежности за счет введения контроля на исправность, в него введена схема сравнения, первый вход схемы сравнения соединен с информационным входом регистра, выход которого соединен с вторым входом схемы сравнения, выход которой соединен с первым входом элемента И, выход которого является выходом контроля на исправность устройства, выход дешифратора адреса соеди,нен с вторым входом элемента И, вход сброса регистра является входом сброса устройства, управляющий вход де шифратора адреса соединен с входом записи в устройство.

1425689

Составитель В.Бородин

Техред M.Ходанич Корректор В.Бутяга

Редактор Н.Гунько

Тирах 704 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Заказ 4772/48

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектна ная 4