Линейный интерполятор

 

Изобретение относится к автоматике и вычислительной технике и может быть использовано для графического построения отрезков прямых с положительными приращениями. При этом повышается быстродействие интерполятора за счет уменьшения коэффициентов деления делителей 4, 5 частоты в число раз, равное наибольшему общему делителю заданных приращений йХ и ДУ. Интерполятор содержит блок 2 пуска-останова , генератор 3 импульсов, счетчики 6, 7, триггер 8, элементы И 9 - 11, блок 1 нормализации, 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (И) GD 4 С 05 В 19/415 С 06 F f5 353

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ ил °

®

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4147548/24-24 (22) 17.11.86 (46) 15.08.88. Бюл. М - 30 (71) Казанский государственный университет им. В.И. Ульянова-Ленина (72) В.Л. Кипоть и P .À. Корнилов (53) 681.325 (088.8) (56) Авторское свидетельство СССР

М 637788, кл. G 05 В 19/18, 1976.

Авторское свидетельство СССР

Р 1249537, кл. С 06 F 15/353, 1984. (54) ЛИНЕЙНЫЙ ИНТЕРПОЛЯТОР (57) Изобретение относится к автоматике и вычислительной технике и может быть использовано для графического построения отрезков прямых с положительными приращениями. При этом повышается быстродействие интерполятора за счет уменьшения коэффициентов деления делителей 4, 5 частоты в число раз, равное наибольшему общему делителю заданных приращений Х и

ЬУ. Интерполятор содержит блок 2 пуска-останова, генератор 3 импульсов, счетчики 6, 7, триггер 8, элементы

И 9 — f1 блок 1 нормализации 1

1416940

Изобретение относится к автоматике и вычислительной технике и может быть использовано в графических терминальных устройствах для построения отрезков прямых с приращениями ЬХ > О и ЬУ >О.

Пель изобретения — повышение быст роде йст вия интерполя тора.

На чертеже приведена функциональная схема линейного интерполятора.

Линейный интерполятор содержит блок 1 нормализации, блок 2 пускаостанова, генератор 3 импульсов, делители 4, 5 частоты, счетчики 6, 7, триггер 8, элементы И 9 - 11.

Блок 1 нормализации, осуществляющий нормализацию двоичных кодов приращений Х, hY путем одновременного сдвига этих кодов вправо до тех пор, пока хотя бы один младший разряд не будет единичным, может быть реализован, например, на сдвиговых регистрах 12, 13, к выходам младших разря дов которых подключены входы элемента ИЛИ 14, выход которого через элемент НЕ 15 подключен к входам элемента 2 И-ИЛИ 16 и к выходу признака готовности блока 1 нормализации, выход элемента 2И-ИЛИ 16 через элемент

17 задержки подключен к одному из входов элемента 2И KIN 16 и к входам . управления сдвигом регистров 12, 13, другой вход элемента 2И-ИЛИ 16 через элемент 18 задержки подключен к входам записи регистров 12, 13 и к входу занесения данных блока 1 нормали1 зации.

Блок 2, осуществляющий управление генератором 3 импульсов, может быть реализован, например, на счетчиках

19, 20 и элементе И-НЕ 21.

Делитель 4 частоты может быть выполнен, например, на мультиплексоре

22, схеме 23 сравнения и счетчике 24, аналогично делитель 5 - на мультиплексоре 25, схеме 26 сравнения и счетчике 27.

Интерполятор работает следующим образом.

Перед началом интерполяции счетчики 24, 27 делителей частоты 4, 5, счетчики 19,20 блока 2 установлены в нулевое состояние, а на входах задания приращений вьк.тавлены двоичные коды g Х О, hY > О. Импульс, приходящий на вход запуска 2 интерполятора, устанавливает в нулевое состояние счетчики б 7, триггер 8 и произФ

5

45 водит з апис ь информации в с дви r овые регистры 12, 13 блока 1. Если младшие разряды Х и h Y нулевые, то единичный потенциал с выхода элемента

HE 15 разрешает прохождение импульса запуска интерполятора, задержанного на элементе 18 задержки, через элемент 2И-ИЛИ 16 на входы управления сдвигом регистров 12, 13. Информация сдвигается на один разряд вправо. Если вновь младшие разряды регистров

12, 13 нулевые, то импульс с выхода элемента 2И"ИЛИ 16, задержанный на элементе 17 задержки, вновь поступает на входы управления сдвигом регистров 12, 13. Информация сдвигается еше на один разряд вправо. Это продолжается, пока по крайней мере один из младших разрядов регистров

12, 13 не.будет единичным. В этом случае на выходе элемента ИЛИ 14 устанавливается единичный потенциал, а на выходе элемента НЕ 15 " нулевой, который запрещает прохождение импульсов через элемент 2И-ИЛИ 16. Таким образом, осуществляется преобразование кодов приращений Х, hY в нормализованные коды Ь Х, ЬY путем деления кодов 6Х, hY на наибольший общий делитель К<, кратный степени 2: К, = 2", что приводит к повышению быстродействия интерполятора на начальном этапе.

Изменение состояния выхода элемента

ИЛИ 14 из "О" в " 1", поступающее на входы записи информации счетчиков 19, 20 блока 2, заносит коды йХ, йУ в счетчики 19, 20, что приводит к появлению единичного потенциала на выходе элемента И-НЕ 21, который запускает генератор 3 импульсов, Импульсы с выхода генератора 3 поступают на тактовые входы делителей частоты

4, 5, при этом единичный потенциал с инверсного выхода триггера 8, посту-! пающий на управляюшие входы мультиплексоров 22, 25, разрешает прохождение на входы схем сравнения 23, 26 ! I кодов йХ, hY с выходов блока 1.

1 l

При совпадении кодов h X или 6У с кодами на выходах счетчиков 24 или

27 на выходе схемы 23 или 26 сравнения появляется импульс, который устанавливает соответствующий счетчик в нулевое состояние и поступает на выход соответствующего делителя частоты. Таким образом, на первом этапе на выходы Х У интерполятора поступаФ

i ют импульсы с частотами Е/йУ и Й/ЬХ

14169 где f — частота следования импульсов с генератора 3.

Единичный потенциал с инверсного выхода триггера 8 разрешает прохож5 дение импульсов с выходов делителей

4, 5 частоты через элементы И 9, 10 на счетные входы счетчиков 6, 7, которые осуществляют подсчет импульсов с делителей частоты 4, 5. Если коды 10

ЬХ и 5У имеют наибольший общий делитель К, то и-й импульс с выхода делителя 5 частоты и m-й импульс с выхода делителя 4 частоты совпадут

I по вРемени, где n = b,Õ /K, m =ЬУ /K 15

При этом на выходе элемента И 11 формируется импульс, уст анавливающцй триггер 8 в единичное состояние. Нулевой потенциал с инверсного выхода триггера 8 запрещает дальнейшее прохождение импульсов с выходов делителей 4, 5 частоты через элементы И 9, 10 на счетные входы счетчиков 6, 7 и разрешает прохождение на входы схем

23, 26 сравнения кодов с выходов счетчиков 6, 7 через мультиплексоры

22, 25 . Таким образом, теперь частоты следования импульсов, поступающих на выходные шины X Y интерполятора Равны f. Kz/6Y и f КгЙХ, т е. 30 быстродействие интерполятора на втором этапе возрастает в К раз.

Импульсы с выходов приращений интерполятора поступают на счетные входы счетчиков 19, 20 блока 1, работающих на вычитание. При обнулении счетчиков 19, 20 на выходе элемента И-HE

21 формируется нулевой потенциал, который останавливает работу генератора 3 импульсов. На этом интерполяция завершается °

88ИИПИ Заказ 4063/44 Тираж 866

Подписное

Ужгород, ул. Проектная, 4

Формула изобретения

Линейный интерполятор, содержащий .генератор импульсов, два делителя частоты, блок пуска-останова, триггер и три элемента И, входы задания приращений первой и второй координат ин- терполятора соединены с первым и вторым входами задания режима блока пус( ка-останова выход которого соединен

Произв.-полигр. пр-тие, r.

40 с входом запуска генератора импульсов, выход которого соединен с тактовыми входами первого и второго делителей частоты, выход триггера соединен с первыми входами первого и второго элементов И, вторые входы которых соединены с выходами первого и второго делителей частоты соответственно, выход первого делителя часто ты соединен с первым входом третьего элемента И, выход которого соединен с входом установки триггера, вход сброса которого соединен с входом запуска интерполятора, выходы приращений первой и второй координат которого подключены к первому и второму входам признаков срабатывания блока пуска-останова, о т л и ч а ю щ и й— с я тем, что, с целью повышения быстродействия, в него введены два счетчика и блок нормализации, первый и второй информационные входы которого соединены с первым и вторым вхо-. дами задания приращений первой и второй координат соответственно, выходы первого и второго нормализованных чисел блока нормализации соединены с первыми входами установки коэффициента деления первого и второго делителей частоты соответственно, вторые входы установки коэффициента деления соединены с выходами первого и второго счетчиков соответственно, счетные входы которых соединены с выходами второго и первого элементов И соответственно, вход запуска интерполятора соединен с входами сброса первого и второго счетчиков и с входом занесения данных блока нормализации, выход признака готе ности которого соединен с входом занесения признака режима блока пуска-останова, выходы первого и второго делителей частоты соединены с выходами приращений первой и второй координат интериолятора, выход второго делителя частоты соединен с вторым входом третьего элемента И, выход триггера соединен с входом управления мультиплексированием коэффициентов деления первого и второго делителей частоты.