Устройство для распределения заданий процессорам

 

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК ц 4 С 06 F 9/46

ОПИСАНИЕ ИЗОБРЕТЕНИЯ н авторском свидкткльствм у5 1b

7У j3 4

ГОСУДАРСТ8ЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4113624/24-24 (22) 14.09.86 (46) 15.07.88. Бюл, Р 26 (72) О.Б. Макаревич, А.Г. Чефранов, В.А. Быков, С.А. Еремин, А.И.Стоянов и Е.Б. Соловей (53) 681.325(088.8) (56) Авторское свидетельство СССР

У 903876, кл. С 06 Р 9/00, 1982.

Авторское свидетельство СССР

У 629538, кл. Г 06 Р 9/46, 1977. (54) УСТРОЙСТВО ДЛЯ РАСПРЕДЕЛЕНИЯ

ЗАДАНИЙ ПРОЦЕССОРАМ .(57) Изобретение относится к вычислительной технике и может использоваться для распределения заданий процессорам. Цель изобретения — расширение функциональных возможностей за счет распределения заданий как по принципу дальнодействия (при полнодоступной коммутации процессоров), так и по с

„„SU„„141ОО29 А1 принципу близкодействия. Устройство содержит узел управления 1, регистр готовности процессоров 2, элемент

ИЛИ 3, регистр сдвига 4, группы элементов И 5, дополнительные элементы

ИЛИ 6, первые дополнительные элементы И 7, второй дополнительный элемент

И 8, элемент НЕ 9, дополнительный регистр 10. В устройстве при распределении заданий в системе со связями по принципу близкодействия (информация о режиме работы задается на входе 15)

l сначала устанавливается возможность назначения задания путем наложения маски свободных процессоров на маску задачи в дополнительном регистре 10.

Затем, если назначение возможно, номер задания через группы элементов И 5 со входов 16 передается на выходы

11 к процессорам. Маска задания представлена унитарным кодом числа необходимых ему процессоров. 2 ил.

1410029

Изобретение относится к вычисли= тельной технике и может использоваться многопроцессорных системах для расйределения заданий между процессорами.,Цель изобретения — расширение функциональных возможностей устройства за счет распрецеления заданий как по ринципу дальнодействия, так и по ринципу близкодействия. 10

На фиг.1 представлена структурная хема устройства, на фиг.2 — струкурная схема блока управления.

Устройство содержит блок 1 управения, регистр 2 готовности процессо- 15 ов, элемент ИПИ-НЕ 3, регистр 4 двига, группу блоков элементов И 5„ руппу элементов ИЛИ 6, группу элеменов И 7, элемент И-НЕ 8, элемент

Е 9, буферный регистр 10, группу ин-- 2" ормационных выходов устройства 11, ыход 12 отказа устройства, разрешаюй выход 13 устройства, запускаюший ход 14 устройства, вход 15 установки ..

C ежима устройства, группу информационых входов 16 устройства, группу сигальных входов 17 устройства, группу апросных входов 18 устройства. бук= ами а-к обозначены входы и выходы лока 1 управления.

Блок 1 управления содержит тригге-ры 19-21, счетчики 22 и 23, схему 24 равнения, две группы элементов И 25,.

6, элементы И 27-45, элементы

46-53, элементы НЕ 54-60, две .35 руппы элементов 61-62 задержки, эле-енты 63-80 задержки.

Устройство работает следующим обазом.

Перед началом работы на выходе 13 40 . стройства поддерживается единичный потенциал, разрешающий доступ к устройству со стороны вычислительной с истемы.

Устройство инициируется подачей 45 единичного сигнала на вход 14. По

Этому сигналу открывается элемент

И 28 блока управления, куда с входа

15 установки режима поступает информация о режиме работы устройства, 50 а на разрешающий выход 13 с нулевого выхода триггера 19 поступает нулевой

Потенциал, запрещающий доступ к уст- ройству.

Если на элемент И 28 блока 1 управления поступил единичньй сигнал,, a о устройство работает в режиме расг(ределения заданий процессорам с полНодоступной коммутацией, иначе работает в режиме распределения заданий процессорам со связями по принципу близкодействия,, Полученная информация запоминается в триггере 20.

Одновременно открываются вторые входы элементов И 25 по единичному сигналу, поступившему на вход разрешения записи регистра 4 с выхода элемента 64, на первые входы регистра 4 с запросных входов 18 поступает код числа требуемых заданию процессоров„ при этом число требуемых процессоров представлено соответствующим количеством единиц, расположенных последовательно в разрядах, начиная с первого. Одновременно открываются вторые входы элементов И 26, куда с выходов регистра 2 поступает информация о свободных процессорах. В схеме

24 сравнения блока 1 производится сравнение числа требуемых процессоров с числом имеющихся свободных.

Если число свободных процессоров меньше, чем требуется заданию, то с выхода элемента ИЛИ 47 на выходы 12 отказа передается единичньй сигнал отказа, а на разрешающем выходе 13 устанавливается единичньй потенциал„ разрешающий очередное обращение к устройству.

Если число свободньгх процессоров не меньше, чем требуется согласно заданию, то осуществляется следующее.

На вход разрешения записи регистра

10 с выхода элемента NIH 46 поступает единичный сигнал, открывающий информационные входы регистра 1 О, куда с выходов регистра 4 передается код числа требуемьгк заданию процессоров.

Если устройство работает в режиме распределения заданий процессорам с полнодоступной коммутациеи (связь по принципу дальнодействия), то единичные сигналы поступают на управляющие входь:. элементов И 7 группы и на третьи управляющие входы блоков элементов И 5 группы соответственно с выходов элементов ИЛИ 49 и 50, Прошедшие через элементы И 7 группы единичные сигналы поступают на входы сброса регистра 4, открытые по поступившему с выхода элемента 70 на вход разрешения сброса регистра 4 единичному сигналу, и на входы сброся регистра 10, открытые по сигналу, поступившему с выхода элемента 68 на вход регистра

10,, и обйуляют соответствующие разряз 14100 ды этих регистров. Код номера задания, прошедший через блоки элементов

И 5 группы с информационных входов 16, поступает на выходы из группы информационных выходов 11 и на входы соот5 ветствующих элементов ИЛИ 6 группы, единичные сигналы с выходов которых поступают на соответствующие входы из группы входов сброса регистра 2, открытые по сигналу, поступившему с элемента 69 на вход разрешений сброса регистра 2 готовности, и обнуляют соответствующие его разряды.

Далее открывается элемент И 33 блока 1. Если на него с инверсного выхода элемента ИЛИ-НЕ 3 поступает единичный сигнал, то задание уже распределено на процессоры, поэтому на разрешающем ныходе 13 устапавли- 2р вается единичный потенциал, разрешающий доступ к устройству, Если на вход элемента И 33 блока

1 поступает нулевой сигнал, то задание еще не полностью распределено по процессорам. Поэтому на вход сдвига регистра 4 с выхода элемента ИЛИ 52 поступает сигнал сдвига. После сдвига содержимое регистра 4,опятьпередается в регистр 10, и цикл распределения задания повторяется.

Если устройство работает в режиме распределения заданий процессорам со связями по принципу близкодейстния, то открываются элементы И 36,37 блока

1. Если на нход элемента И 36 поступает с инверсного выхода элемента

ИЛИ-НЕ 3 единичный сигнал, то это означает, что задание отсутствует. По- 4р этому на разрешающем выходе 13 устанавливается единичный потенциал, разрешающий очередное обращение к устройству. Если на оба входа поступают нулевые сигналы, то в триггере 21 за- 45 поминается, что сдвиг в регистре 4 допустим. Если на вход элемента

И 36 поступает нулевой сигнал, а на вход элемента И 37 — единичный, то в триггере 21 запоминается, что сдвиг в 6р регистре 4 недопустим. Далее с выхода элемента ИЛИ 49 единичный сигнал поступает на управляющие входы элементов

И 7 группы, единичные сигналы с выходов которых поступают на соответст-. вующие входы из группы входов сброса. регистра 10, открытые по сигналу, поступившему с выхода элемента 68 на вход разрешения сброса регистра 10, 29 и обнуляют соответствующие его разряды.

Затем открывается элемент И 42 блока 1.

Если на него с инверсного выхода элемента ИЛИ-НЕ 3 поступил единичный сигнал, то это значит, что задание может быть распределено по процессорам. Поэтому на третьи управляющие входы блоков элементов И 5 группы с выхода элемента ИЛИ 50 поступает единичный сигнал. Прошедший через блоки элементов И 5 группы код номера задания поступает на соответствующие выходы 11 и входы соответствующих элементов ИЛИ 6 группы, единичные сигналы с выходов которых поступают на входы из группы входов сброса регистра

2, открытые по сигналу, поступившему с выхода элемента 69 на вход разрешения сброса регистра 2, и обнуляют соответствующие его разряды. После этого на разрешающем выходе 13 устанавливается единичный потенциал, разрешающий очередное обращение к устройству.

Если на элемент И 42 поступил нулевой сигнал и сдвиг содержимого ре- гистра 4 допустим, то подачей единичного сигнала на вход сдвига регистра

4 с выхода элемента ИЛИ 52 осуществляется сдвиг в регистре 4. После этого содержимое регистра 4 передает" ся н регистр 10, и цикл анализа возможности распределения задания повторяется.

Если на элемент И 42 с инверсного выхода элемента ИЛИ-НЕ 3 поступил нулевой сигнал и сдвиг в регистре 4 недопустим, то на выходе 12 отказа появляется единичный сигнал отказа, а на разрешающем выходе 13 устанавливается единичный потенциал, разрешающий очередное обращение к устройству.

Узел управления работает следующий образом.

Единичный сигнал с запускающего входа 14 поступает на единичный вход триггера 19, а также на первый вход элемента И 27, второй вход которого подключен к инверсному выходу триггера 19, находящегося в нулевом состоянии. При этом на разрешающем выходе

13 устанавливается нулевой потенциал, а единичный сигнал с выхода элемента

И 27 поступает на первый вход элемента И 28, на вход элемента 63 задержки, где он задерживается на время прохож1440029 фения сигнала через элемент И 28 и элемент НЕ 54, на входы сброса счет иков 22,23 и на элемент 64 задержки, 1"де он задерживается на,время сброса фчетчиков 22 и 23„ с выхода элемен5 а 64 единичный сигнал поступает на ход разрешения записи регистра И двига, на входы первых элементов заержки первой и второй групп 61,62, 1П де он задерживается на время прохожения сигнала через элемент И и время рабатывания счетчика, и на первые ходы первых элементов И первой и : торой групп 25,26 блока управления. а второй вход каждого элемента И

25(26) группы поступает информация одноименного входа из группы запросых входов 18 (группы выходов региста 2 готовности процессоров). Сигнал 20 выхода первого элемента И 25 (26) руппы поступает на счетный вход четчика 22(23) . Единичный сигнал с

ыхода первого из элементов задержки

1(62) группы поступает на первый 25 ход очередного элемента И 25 (26) руппы и на вход очередного элемента

1 (62) задержки группы и т.д. Едичный сигнал с выхода последнего лемента 61 (62) задержки группы пос- 30 упает на первый вход последнего элеента И 25(26) группы, разрешая проождение информации с последнего вхоа из группы за.просных входов 18 группы выходов регистра 2 готовности З5 роцессоров) на счетный вход счетчиа 22(23). Единичный сигнал с выхода оследнего элемента 62 задержки групы поступает также на вход элемента

5 задержки, где он задерживается íà 4р

I в емя прохождения сигнала через элемент И и время суммирования в счетчик . С выхода элемента 65 задержки единичный сигнал поступает на управляющий вход схемы 24 сравнения, разре-45 шая сравнение числа требуемых заданию процессоров, находящегося в счетчике

22 с числом свободных процессоров, находящимся в счетчике 23. Одновременно сигнал с выхода элемента 65 задерж-бб ки поступает на вход элемента 66 задержки, где он задерживается на время срабатывания схемы сравнения, Единичный сигнал с выхода элемента

И 28, ВТороН вход KQTopoi"о подключен к входу 15 установки режима, поступа-. ет на единичный вход триггера 20, переводя его в единичное состояние, что соответствует работе устройства в режиме распределения задания по процессорам с полнодоступной коммутацией.

Нулевой сигнал с выхода элемента

И 28 поступает на вход элемента НЕ 54, Единичный сигнал с выхода элемента

HE 54 проходит через элемент И 29 на нулевой вход триггера 20, устанавливая его в нулевое состояние, что соответствует работе устройства в режиме распределения заданий по процессорам со связями по принципу близкодействия, Если число требуемых заданию процессоров превышает количество свободных процессоров, то нулевой сигнал с выхода схемы 24 сравнения поступает на вход элемента НЕ 55. Единичный сигнал с выхода элемента HE 55 проходит через элемент И 32 и через элемент

ИЛИ 47 и поступает на выход 12 отказа, сообщая об отказе. С выхода элемента

ИХЯ 47 единичный сигнал через элемент

ИЛИ 48 поступает на нулевой вход триггера 19, сбрасывая его в нулевое состояние. При этом на разрешающий выход

13 с инверсного выхода триггера 19 передается единичный потенциал, разрешая тем самым очередное обращение к устройству.

Если число требуемых заданию процессоров не больше числа свободных процессоров, то единичный сигнал с выхода схемы 24 сравнения через элемент ИЛИ 46 поступает на вход разрешения записи регистра 10, а также на первый вход элемента И 30 и на первый вход элемента И 31 вторые входы которых подключенысоответственно кпрямому иинверсному выходутриггера 20.

Если устройство должно работать в режиме распределения заданий по процессорам с полнодоступной коммутацией, то единичный сигнал с выхода элемента И 30 поступает через элемент

ИЛИ 49 на входы элементов И 7 группы,через элемент ИЛИ 50 — на третьи управляющие входы блоков элементов И 5 группы и через элемент ИЛИ 51 и элемент 70 задержки,где он задерживается на время прохождения сигнала через элемент И. Единичный сигнал с выхода элемента

ИЛИ 49 (50) поступает также на вход элемента 68(69) задержки, где он задерживается на время прохождения сигнала через элемент И; с выхода эле-, мента 68 (69} единичный сигнал поступает на вход разрешения сброса регистра 10 (2). Кроме того, единичный сиг7 141002 нал с выхода элемента И 30 поступает на первый вход элемента 67 задержки, где он задерживается на время сброса в регистре 4 и на время прохождения сигнала через схемы И, ИЛИ вЂ  и ИЛИ.

С выхода элемента 67 задержки единичный сигнал поступает на первый вход элемента И 33 и на вход элемента 71 задержки, где он задерживается на время прохождения сигнала через элемент И и элемент НЕ.

Если ня выходе элемента И 33 появляется единичный сигнал, т.е. распределение задания уже завершилось, то он поступает на первый вход элемента ИЛИ 48, с выхода которого единичный сигнал поступает на нулевой вход триггера 19, переводя его в нулевое состояние, При этом ня рязре- 2Q шающем выходе 13 устанявли=-ае; я единичный потенциал, разрешая очерецное обращение к устройству.

Нулевой сигнал с выходя элемента

И 33 поступает на вход элеме», я НЕ 56.25

С выхода элемента НЕ 56 единичный сигнал проходит через элемент И 34 и через элемент ИЛИ 52 поступает на вход сдвига регистра 4 сдвига. Единичный сигнал с выхода элемента И 3 -> пос-30 тупает также на вход элемента 72 задержки, где он задерживается на время прохождения сигнала через элемент ИЛИ и время сдвига в регистре 4. Единичный сигнал с выхода элемента 72 зя35 держки поступает через элемент ИЛИ 46 на вход разрешения записи регистра 10 и на элемент 73 задержки, где он задерживается на время передачи информации из регистра 4 в регистр 10. Единичный сигнал с выхода элемента 73 задержки поступает на первый вход элемента И 35, второй вход которого подключен к прямому выходу триггера 20.

Единичный сигнал с выхода элемента 45

И 35 поступает на вторые входы элементов ИЛИ 49-51 и на второй вход элемента 67 задержки, и цикл распределения задания по процессорам повторяется. 50

Если устройство должно работать в режиме распределения заданий по процессорам со связями по принципу близкодействия, то единичный сигнал с выхода элемента И 31 поступает на пер— вый вход элемента ИЛИ 53. Единичный сигнал с выхода элемента ИЛИ 53 пос тупает на первые входы элементов

И 36,37 и на вход элемента 74 задеряки, где он задерживается на время прохождения сигнала через элемент И и через элемент НЕ. Вторые входы элементов И 36,37 подключены соответственно к инверсным выходам элементов

ИЛИ-НЕ 3, И-НЕ 8.

Единичный сигнал с выхода элемента

И 36 поступает через элемент ИЛИ 48 на нулевой вход триггера 19, сбрасывая его в нулевое состояние, чем завершается работа устройства.

Нулевой сигнал с выхода элемента

И 36 поступает на вход элемента HE 57, сигнал с выхода элемента И 37 поступает на вход элемента НЕ 58. С выхода элемснта НЕ 58 сигнал через элемент

И 40 поступает на первьп» вход элемента И 39. Единичный сигнал с выхода элеме» та И 38 поступает на второй вход. элемента И 39 и ня вход элемента 75 задержки, где он задерживается на время прохо>кден»»я сигнала через элема»»т И и элемент НЕ.

Еди»»ич»»ьп» сигнал с выхода элемента

И 39 поступает на един»»чньп» вход триггера 21, на первьп» вход элемента 76 задержки, где он задерживается на время прохождения сигнала через элемент

ИПИ, через элемент И и время сброса регистра 10, и через элемент ИЛИ 49 ня входы элементов И 7 группы, Единичный сигнал с выхода элемента ИЛИ 49 через элемент 68 задержки поступает также на вход разрешения сброса регистра 10. Нулевой сигнал с выхода элемента И 39 поступает на вход элемента НЕ 59. Единичный сигнал с выхода элемента НЕ 59 через элемент И 41 поступает на второй вход элемента 76 задержки, на четвертый вход элемента

ИЛИ 49 и на нулевой вход триггера 21, где запоминается, при этом сдвиг в регистре 4 недопустим.

Единичный: сигнал с выхода элемента

76 задержки подается на вход элемен- та 77 задержки, где он задерживается на время прохождения сигнала через элемент И, элемент НЕ, и на первьп» вход элемента И 42, второй вход которого подключен к инверсному выходу элемента ИЛИ-HL 3.

Единичный сигнал с выхода элемента

И 42 поступает на третий вход элементя

ИЛИ 50 и на вход элемента 78 задержки, где он залерж.»вается на время прохождения сигнлла через элемент ИЛИ, через элемент И и время сброся регистра 2, Единичньп» сигнал с выходя

1410029 элемента ИЛИ 50 поступает на третий управляющий вход каждого блока элементов И 5 группы и через элемент

69 на вход разрешения сброса регист5 ра 2, элемент задержки 69 задерживает сигнал на время прохождения через элемент И. Единичный сигнал с выхода элемента 78 задержки через элемент

ИЛИ 48 поступает на нулевой вход 10 ,триггера 19, и работа устройства пре,кращается.

Нулевой сигнал с выхода элемента . И 42 поступает на вход элемента НЕ 60„

;Единичный сигнал с выхода элемента 15 Hk 60 через элемент И 43 поступает на первые входы элементов И 44,45, вто- рые входы которых соединены соответственно с инверсным и прямым выходами триггера 21. 20

Если сдвиг в регистре 4 недопустим, то единичный сигнал с вьглода элемена И 44 поступает ня второй вход элеента ИЛИ 47. Единичный сигнал с вьг-г ода элемента ИЛИ 47 поступает ня выод отказа 12 и через элемент ИЛИ 48"а нулевой вхоц триггера 19, чем и авершается работа устройства.

Если сдвиг н регистре 4 недопустим, о единичный сигнал с выхода элемента 30

45 поступает через элемент ИЛИ 52 а вход сдвига регистра 4 сдвига и;

4а вход элемента 79 задержки, где он задерживается:яа время сдвига в ре-! истре 4. Единичный сигнал с выходя лемента ?9 задержки через элемент

46 поступает на вход разрешения записи регистра 10 и на вход элемента 80 задержки,, где он задерживается а время передачи информации из регистра 4 в регистр 10, Единичный сигнал с выхода элемента 80 задержки поступает ня второй вход элемента

ИЛИ 53, и цикл анализа возможности

1фаспределения задания повторяется. формулаизобретения

Устройство для распределения заданий процессорам, содержащее реr"èñòð сдвига, блок управления, регистр готовности процессоров, группу элементов ИЛИ, группу блоков элемент ов И, причем группа запросных входон устройства соединена с группой

Информационных входов регистра сдвига, выходы каждого блока элементов И группы соединены с входами одноименного элемента ИЛИ группы, выходы бг.о— ков элементов И группы являются группой информационных выходов устройства, первый управляющий вход каждого блока элементов И группы соединен с одноименным выходом группы выходов регистра сдвига, группы информационных нходов блоков элементов И группы соединены с группой информационных рходов устройства, информационные входы регистра готовности процессоров являются группой входов готовности процессоров устройства, группа входов сброса регистра готовности процессоров соединена с выходами элементов

ИЛИ группы, каждый выход регистра готовности процессоров соединен с вторым управляющим входом одноименного блока элементов И группы, о т л и ч я ю щ е е с я тем, что, с целью расширения области применения за счет распределения заданий как по принципу дяльнодейстния (при полнодоступной коммутации процессоров) тяк и по принципу близкодействия, устройство содержит группу элементов

И, элемент ИЛИ-НЕ, элемент И-НЕ, элемент HF, буферный регистр, а блок управления содержит восемнадцать элементов задержки, семь элементов НЕ, госемь элементов ИЛИ, дне группы элементов задержки, дне группы элементов

И., девятнадцать элементов И„ три триггера, двя счетчика и схему сряннения, причем группа выходов регистра готовности процессоров соединена с первыми входами элементов И группы; выходы которых соединены с группой входов сброся регистра сдвига и с группой нходон сброса буферного регистра, разряды выхода буферного регистра соединены с вторыми входами элементов

И группы и с входами элемента ИЛИ-НЕ, прямой выход которого соединен с первым входом элемента I4-НЕ, последний разряд буферного регистра через элемент НЕ соединен с вторым входом элемента И-1IF., информационные входы буферного регистра соединены с информационными выходами регистра сдвига, запускающий вход устройства соединен с единичным входом первого триггера и первым входом первого элемента Иблока управления, второй вход которого под— ключен к инверсному выходу перного триггера и к разрешающему выходу устройства, выход первого элемента.И блока управления соединен с первым входом второго элемента И олокя уп14 f 0029 равления, с входом первого элемента задержки, с входами сброса первого и второго счетчиков и с входом второго элемента задержки, выход которого соединен с входом разрешения записи регистра сдвига, с Входами первых элементов задержки первой и второй групп и с первьп1и входами первых элементов И первой и второй групп блока 10 управления, вторые входы элементов И первой и второй групп блока управления соединены соответственно с одноименными входами группы запросных входов устройства и с одноименными выходами группы выходов регистра готовности процессоров, выходы элементов И первой и второй групп блока управления соединены со счетными входами соответственно первого и Второго 20 счетчиков, выходы каждых элементов задержки первой и второй групп, кроме последних, соединены с входом следулщего элемента задержки своей группь1, выход последнего элемента задержки второй группы соединен с входом третьего элемента задержки, выход которого соединен с тактовым входом схемы сравнения и с входом четвертого элемента задержки, Второй вход второго элемента И блока управления является входом установки режима устройства, выход второго элемента И блока управления соединен с единичным входом второго триггера и с входом первого элемента НЕ блока управления, выход которого соединен с первым входом третьего элемента. И блока управления, второй вход и выход которого соединены соответственно с выходом первого 40 элемента задержки и с нулевым входом второго триггера, выход схемы сравнения соединен с входом второго элемента НЕ блока управления и с первыми входами первого элемента ИЛИ, четвер- 45 того и пятого элементов И блока управления, вторые входы четвертого и пятого элементов И соединены соответственно с прямым и инверсным выходами второго триггера, выход первого эле- 50 мента ИЛИ блока управления соединен с входом разрешения записи буферного регистра, выход второго элемента НЕ блока управления соединен с первым входом шестого элемента И блока управ-55 ления, второй вход и выход которого соединены соответственно с выходом четвертого элемента задержки и первым входом второго элемента ИЛИ блока управления, выход второго элемента ИЛИ соединен с выходом отказа устройства и с первым входом третьего элемента

KIN блока управления, выход третьего элемента ИЛИ соединен с нулевым входом первого триггера, выход четвертого элемента И блока управления соединен с первыми входами четвертого, пятого, шестого элементов И3И блока управления и с первым входом пятого элемента задержки, выход четвертого элемента ИЛИ блока управления соединен с третьими входами элементов И группы и с входом шестого элемента зацержки, выход которого соединен с входом разрешения сброса буферного регистра, Выход пятого элемента ИЛИ блока управления соединен с третьим у1Ц)ав 11!1Вщим Входе 1 ка ОДОГО блока эпе" ментов И группы и с Входом седьмого элемента зацержки, выход которого соединен с Входом разрешения сброса регистра готовности процессоров, вы"< ход шестого элемента ИЛИ блока yrl— равлення соединен с ВходОм ВОсьмОГi> элемента зядерж1;н ) В11ход которого соединен с Входом разрешения сброса регистра сдвига, выход пятого элемента задержки соепинен с первым Входом седьмого элемента И блока управления

II входом девятого элемента задержки, второй Вход и выход седьмого элемен"I a И блока упраБления сОеДинены сООтветственно с инверсным выходом злемента ИЛИ-HE и с вторым входом третьего элемента ИЛИ блока управления, выход седьмого элемента И соединен с входом третьего элемента HE блока управления, выход третьего элемента HE соединен с первым входом восьмого элемента

И блока управления, второй вход и выход восьмого элемента И соединены соответственно с выходом девятого элемента задержки и с первым входом седьмого элементаИЛИ блокауправления, выход седьмого элемента ИЛИ соединен с входом сдвига регистра сдвига, выход восьмого элемента И через десятый элемент задержки соединен с вторым входом Г ервого элемента ИЛИ блока управления и через одиннадцатый элемент задержки с первым входом девятого элемента И, Второй вход которого соединен с прямым выходом второго триггера, Вьгход девятого элемента И соединен с вторыми входами четвертого, пятого и шестого элементов ИЛИ и с вторым входом пятого элемента задержки, пятнадцатого элемента задержки и с первым входом шестнадцатого элемента

И, второй вход которого соединен с инверсным выходом элемен>.а ИЛИ-НЕ, выход шестнадцатого элемента И соединен с входом шестнадцатого элемента задержки, третьим входом пятого элемента ИЛИ и с входом седьмого элемента НЕ, выход которого соединен с первым входом семнадцатого элемента И, второй вход которого с.оединен с выходом пятнадцатого элемента задержки, выход семнадцатого элемента И соединен с первыми входами восемнадцатого и девятнадцатого элементов И, вторые входы которых соединены соответсгвенно с инверсным и прямым выходами третьего триггера, выход восемнадцатого элемента И блока управления соединен с вторым Входом второго элемента ИЛИ блока управления, выход девятнадцатого элемента И блока управления соединен с Входом семнадцатого элемента задержки и с вторым входом седьмого элемента ИЛИ блока управления, выход семнадцатого элемента задержки соединен с третьим входом первого элемента

ИЛИ блока управления и через восемнадцатьгй элемент задержки с Вторым входом восьмого элемента ИЛИ блока управления, выходы первого и второго счетчиков соединены соответственно с первым и вторым входами схемы сравнения, Выход шестнадцатого элемента задержки соединен с четвертым входом третьет О элемента ИЛИ блока унравлеНИЯ, ВТОРОЙ ВХОД 1 — ГО (i=-2 ° . ° П), (n — количество запросньгх входов устройства) элемента И первой группы соединен с выходом (i-1)-го элемента задержки первой группы, Второй вход

i-го элемента И второй группы соединен с Выходом (i- 1)-го элемента задержки Второй группы.

1З 1а1ОО выход пятогр элемента И блока управления соединен с первым входом восьмого элемента ИЛИ, выход которого соединен с первыми входами десятого

I и одиннадцатого элементов И ис Входом двенадцатого элемента задержки, вто- рые входы десятого и одиннадцатого элементов И блока управлечия соединены соответственно с инверсным выходом 0 элемента ИЛИ-НЕ и с выходом элемента

И-НЕ, выход десятого элемента И блока управления соединен с третьим входом третьего элемента ИЛИ и с входом четвертого элемента НЕ, выход которого соединен с первым входом двенадцатого элемента И, второй вход которого сое динен с выходом двенадцатого элемента задержки, выход двенадцатого ! элемента И соединен с входом тринад- 2О

| цатого элемента задержки и с первым входом тринадцатого элемента И блока управления, выход одиннадцатого эле мента И соединен через пятый элемент (HE с первым входом четырнадцатого элемента И, второй вход и выход которого соединены соответственно с выхо: дом двенадцатого элемента задержки и с вторым входом тринадцатого эле мента И, выхсд которого соединен с входом шестого элемента НЕ блока управления, с единичным входом третьего

; триггера, с информационным входом че, тырнадцатого элемента задержки и с третьим входом четвертого элемента ИЛИ, выход шестого элемента НЕ соединен с первь м входом пятнадцатого элемента И, второй вход которого сое динен с выходом тринадцатого элемента задержки, выход пятнадцатого элемента 4Î

И соединен с четвертым входом четвертого элемента ИЛИ, с нулевым Входом третьего триггера и с управляющим входом четырнадцатого элемента задержки, выход которОго соединен с входом 45

1410029

Составитель M. Кудряшев

Редактор А. Долинич Техред Л.Олийнык Корректор О. Кравцова

Заказ 3481/45

Тираж 794 Подписное

ВНИИПИ Государственного комитета СССР ао делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4