Устройство для контроля цифровых блоков

 

Изобретение относится к автоматике и вычислительной технике и может быть использовано для контроля блоков ЭВМ. Цель изобретения - расширение функциональных возможностей за счет обеспечения контроля цифровых блоков, ,формируюр;их на некоторых выходах за

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИ Н (д11 G 06 F 11/26

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

H АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 4145844/24-24 (22) 12.11.86 (46) 23 ° 06.88. Бюл, Р 23 (72) Е.Я.Ваврук (53) 681.3(088.8) (56) Авторское свидетельство СССР

9 949659, кл, G 06 F 11/00, 1979.

Авторское свидетельство СССР

11 1166121, кл. G 06 F ll/26, 1984 °

ÄÄSUÄÄ 1405059 А1 (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ЦИФРОВЫХ

БЛОКОВ (57) Изобретение относится к автоматике и вычислительной технике и может быть использовано для контроля блоков

ЭВМ. Цель изобретения — расширение функциональных возможностей sa счет обеспечения контроля цифровых блоков,,формирующих на некоторых выходах за

1405059 один тестовый набор количество импульсов, бблее двух. Устройство содержит

" блок управления 1, генератор тестов

2, контролируемый цифровой блок 3, счетчик адреса 4, блок памяти 5, первую и вторую группы триггеров 6, 7, элементы задержки 8, 9, группу счетчиков 10, элементы ИЛИ 11, 12, триггеры 13, 14, схему сравнения 15, дешифратор 16, вход 17 пуска, выход

IS "Исправно", выход 19 "Неисправно", выход 20 сбоя устройства. Блок 1 управления содержит триггер 21 пуска, элемент 22 задержки, элемент 23 ИЛИ.

К входам вычитания счетчиков 10„

10 подключены выходы контролируемого цифрового блока 3, на которых формируется большое количество импульсов при подаче одного тестового масИзобретение относится к автоматике и вычислительной технике и может быть использовано в качестве встроенной системы контроля цифровых блоков в процессе эксплуатации. 5

Цель изобретения †. расширение функциональных возможностей путем обеспечения контроля цифровых блоков, формирующих на некоторых выходах за один тестовый набор количество импуль-10 сов, большее двух.

На чертеже приведена функциональная схема устройства.

Устройство содержит блок 1 управления, генератор 2 тестов, контроли15 руемый цифровой блок 3, счетчик 4 адреса, блок 5 памяти, первую и вторую б и 7 группы триггеров,. элементы за, держки 8 и 9, группу. счетчиков

10 ...,10, первый 11„ второй 12

20 элементы ИЛИ, триггеры 13 и 14, схему 15 сравнения, дешифратор 16, вход 17 пуска, выход 18 "Исправно", выход 19 "Неисправно", выход 20 сбоя устройства.

Блок 1 управления содержит триггер

21 пуска, элемент 22 задержки, элемент ИЛИ 23.

К входам вычитания счетчиков

10.1,...,10„ подключены выходы контро30 сина. На блоке сравнения 15 происхо дит сравнение результата реакции контролируемого цифрового блока 3 при поступлении определенного тестового массива с правильным (наперед известным) результатом для этого тестового массива. Сущность изобретения заключается в организации подсчета количества импульсов высокой частоты контролируемого цифрового блока на реверсивных счетчиках и в сравнении эталонного кода и кода, полученного в результате тестирования на блоке сравнения. Изобретение позволяет расширить функциональные возможности путем обеспечения контроля высокочастотных выходов проверяемого блока.

1 ил.

2 лируемого цифрового блока 3, на которых формируется большое количество импульсов при подаче одного тестового массива. На схеме 15 сравнения происходит сравнение результата реакции контролируемого цифрового блока 3 при поступлении определенного тестового массива с правильным (наперед известным} результатом для этого тес* тового массива, Устройство работает в режиме про- верки цифровых блоков и в конструк-. тивном исполнении может быть встроенным в систему или внешним, Устройство, работает следующим образ ом

По сигналу начальной установки (не показан) в счетчик 4 .адреса записываются уровни логической единицы с его информационных входов и на выходы дешифратора 16 устанавлнвается нулевой потенциал (управляющий вход дешифратора 16 не показан), Б режиме контроля на вход 17 поступает сигнал, устанавливающий триг" гер 21 в единичное состояние, запуская тем самым генератор 2 тестов, По сигналу запуска на выходе генера". тора тестов 2 вырабатывается сигнал метки начала тестирования (начало

1405059 подачи первого тестового набора), который устанавливает в нулевое состояние группы 6 и 7 триггеров и триггеры 13 и 14, т.е. на выходах 18-20

5 устанавливаются уровни логического нуля. Одновременно этот сигнал увеличивает содержимое счетчика 4 на

"+1", т.е. в данном случае переводит его в состояние "0 . Из блока 5 памяти происходит считывание по нулевому

I адресу (блок 5 памяти установлен в режим постоянного считывания, сигнал считывания не показан), Информация с выходов блока 5 записывается в соот15 ветствующие счетчики 10 по сигналу метки начала тестирования, задержанному на элементе 9 задержки, указывая тем самым правильное количество импульсов, которые должны быть на 20 соответствующих выходах контролируемого блока 3. На другой группе выходов блока 5 памяти устанавливается правильная информация, которая должна быть в результате тестирования на выходах блока 3. По сигналу запуска генератор 2 тестов начинает вырабатывать тестовые наборы, которые поступать на вход контролируемого блока 3. После подачи тестового набора 30 на выходах блока 3 появляется выходной набор импульсов, по переднему фронту которых записывается единичная информация в группу триггеров 6.

Если на каком-то выходе блока 3 образуется переходной процесс, например, в виде двух импульсов, то первый импульс с триггера 6 группы вторым импульсом переходного процесса перепишется в триггер 7 группы, Одно 4р временно .импульсы с выходов блока 3 уменьшают содержимое соответствующих счетчиков 10 на "-1". После прохождения первого тестового массива на выходах группы триггеров 6 записан 45 результат контроля выходов блока 3, а в счетчиках 10 — результат контро ля по другой группе выходов. Далее генератор 2 тестов вырабатывает сигнал метки конца тестирования (для данного тестового набора), который записывает результаты тестирования в триггеры 13 и 14, При правильной работе блока 3, на выходах счетчиков

10 — нули, на выходе элемента ИЛИ 11 — 55 нуль (т.е. в триггер 13 записывается нулевой сигнал), на выходе схемы, 15 сравнения — единичный уровень, который записывается в триггер 14. Единичный сигнал на выходе 18 — "1", !

9 " "0". При изменении количества импульсов на выходах второй группы выходов блока 3 на выходе счетчиков

10 (минимум на одном) и на выходе элемента ИЛИ 11 — единичный уровень, на выходе 19 — "1". При несравнении на схеме 15 сравнения в триггер 14 запишется нулевая информация. При правильной реакции блока 3 на первый тестовый набор генератор 2 посылает следующий тестовый набор, снова вырабатывает сигнал метки начала тестирования, по которому содержимое счетчи" ка 4 адреса увеличивается на "+1", т.е. из блока 5 памяти информации считывается по следующему адресу и снова записывается в счетчики 10 и поступает на входы схемы 15 сравнения»

Кабота устройства продолжается до момента проверки контролируемого блока 3 по последнему тестовому набору.

После этого сигнал с входа 17, задержанный на элементе 22, поступает через элемент ИЛИ 23 на оинхровход триггера 21, устанавливая его в нулевое состояние. Режим контроля закончен.

При неправильной работе блока 3 по одному из тестовых наборов, на выходе дешифратора 16 формируется сигнал единичного уровня, который через элемент ИЛИ 23 сразу прекращает работу устройства, Длительность сигнала на входе 17 должна быть больше суммы задержки сигнала на триггере 21, времени выработки сигнала метки начала тестирования генератором 2; максимального времени установки в нулевое состояние групп 6, 7 триггеров и триггеров 13 и 14,задержки сигнала на дешифраторе 16 и элементе ИЛИ 23 °

Формула и з обретения

Устройство для контроля цифровых блоков, содержащее генератор тестов, счетчик.; адреса, блок памяти, схему сравнения, первый триггер, две Ipynпы триггеров, причем выходы триггеров первой группы соединены с первой . группой входов схемы сравнения, груп па разрядных выходов счетчика адреса соединена с группой адресных входом блока памяти, о т,л и ч а ю щ е е с я тем, что, с целью расширения функциональных возможностей

5059

Составитель А. Сиротская

Техред М „Дидык Корректор N. Васильева

Редактор С.Патрушева

Заказ 3107/54

Подписное

Тираж 704

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

133035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4

5 140 путем обеспечения контроля цифровых блоков, формирующих на некоторых выходах за один тестовый набор количество импульсов, большее двух, устройство содержит группу счетчиков, два элемента задержки, два элемента ИЛИ,, дешифратор, второй триггер,и блок управления, содержащий элемент за1 держки, элемент ИЛИ и триггер пуска, причем выходы поля тестов генератора тестов являются выходами устройства для подключения к входам- контролируемого цифрового блока, выход признака начала тестового набора генератора тестов соединен счетным входом счетчика адреса, с входами сброса триггеров первой и второй групп, первого и второго триггеров и через первый элемент задержки — с входами записи счетчиков группы, информационные входы которых соединены с соответствующими выходами задания числа импуль-, сов, возникающих на выходах контролируемого цифрового блока, блока памяти, группа выходов эталонного отклика которого соединена с второй группой входов. схемы сравнения, выход "Неравно" которой соединен с Dвходом первого триггера, выход кото" рого является выходом исправной работы устройства и соединен с первым информационным входом дешифратора, торой информационный вход которого соединен с выходом второго триггера и является выходом неисправности устройства, выход первого элемента ИЛИ соединен с выходом сбоя устройства и с третьим информационным входом дешифратора, входы первого элемента

ИЛИ соединены с выходами триггеров второй группы, входы синхронизации которых являются входами устройства для подключения к первой группе выходов контролируемого цифрового блока и соединены с входами соответствующих триггеров первой группы, D10 входы которы подключены к шине еди- ничного потенциала устройства, группа D-входов триггеров второй группы соединена с группой выходов триггеров первой группы, группа входов управления вычитанием счетчиков группы является группой входов устройства для подключения к второй группе выходов контролируемого цифрового блока„ выход признака конца тестироэ0 вания генератора тестов соединена через второй элемент задержки с Свходами первого и второго триггеров, D-вход второго триггера соединен с выходом второго элемента ИЛИ, входы

25 которого соединены с разрядными выходами счетчиков группы, вход пуска . устройства соединен с единичным входам триггера пуска блока управления и через элемент задержки блока управления — с первым входом элемента ИЛИ блока управления, второй вход и выход которого соединены с выходом дешифратора и с С-входом триггера пуска блока управления соответствен35 НОр D-вхОД и выхОД триггера пуска блока управления соединены соответственно с шиной нулевого потенциала устройства и входом пуска генератора . тестов.