Устройство для сопряжения процессора с многоблочной памятью

 

Изобретение относится к вычислительной технике и может быть исполь-зовано при построении цифровых систем обработки данных на базе минии микроЭВМ. Целью изобретения является упрощение устройства. Устройство содержит коммутатор 5, второй дешифратор 6 адреса, первый, второй элементы И 7,8, первый элемент ИЖ 9, третий, четвертый элементы И 10, 11, первый дешифратор 12 адреса, дешифратор 13 йомера блоков, триггер 14, первый, второй блоки приемопередатчиков 15, 16, второй элемент ИЛИ 17, пятый элемент И 18. Устройство осуществляет обмен информации процессора с памятью с организацией адресации. 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51)4 G 06 F 13 00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР по делГ м изоБРетений и ОткРытий

®СЯ(;, . Р., -, и, ..с;

ОПИСАНИЕ ИЗОБРЕТЕНИЯ " -:, ц/

К А BTOPCHOMY СВИДЕТЕЛЬСТВУ (21) 4129347/24-24 (22) 04.10.86 (46) 23.04.88. Бюл. № 15 (71) Киевский институт автоматики им.XXV съезда КПСС (72) И.В.Шаровар (53) 621.3(088.8) (56) Авторское свидетельство СССР № 643878, кл. G 06 F 13/00, 1979.

Авторское свидетельство СССР

¹ 951315, кл. G 06 Г 12/08, 1982. (54) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ПРОЦЕССОРА С МНОГОВЛОЧНОЙ ПАМЯТЬЮ (57) Изобретение относится к вычислительной технике и может быть исполь-.

ÄÄSUÄÄ 1 90613 А1 зовано при построении цифровых систем обработки данных на базе мини- и микро3ВМ. Целью изобретения является упрощение устройства. Устройство содержит коммутатор 5, второй дешифратор 6 адреса, первый, второй элементы И

7, 8, первый элемент ИЛИ 9, третий, четвертый элементы И 1О, 11, первый дешифратор 12 адреса, дешифратор 13 йомера блоков, триггер 14, первый, второй блоки приемопередатчиков 15, 16, второй элемент ИЛИ 17, пятый элемент

И 18. Устройство осуществляет обмен информации процессора с памятью с организацией адресации. 1 ил.

1390613

Изобретение относится к области вычислительной техники и может быть использовано при построении цифровых систем обработки данных на базе мини5 и микроЭВИ.

Цель изобретения -- упрощение устройства.

На чертеже представлена блок-схема устройства. 10

Устройство имеет входы 1 и 2 для подключения выходов младших и старших разрядов адреса процессора соответ-ственно, вход-выход 3 ус.тройства для подключения входа-выхода данных процессора, блок 4 памяти.

Устройство содержит коммутатор 5, второй дешифратор 6 адреса, первый 7 и второй 8 элементы И, первый элемент

ИЛИ 9, третий 10 и четвертый 11 элементы И, первый дешифратор 12 адреса, дешифратор 13 номера блока, триггер

14, первый 15 и второй 16 блоки приемопередатчиков, второй элемент ИЛИ

17, пятый элемент И 18. 25

Устройство работает следующим образом.

Адресные сигналы А@-А,„, поступают непосредственно в блок 4 памяти, коммутатор 5 коммутирует вход 2, 30 куда поступают сигналы А„ >+„ — Ац, определяющие адрес страницы на выход при отсутствии сигнала с выхода тре- тьего элемента И 10, а при наличии этого сигнала коммутируется группа

35 сигналов Д -Д;;, поступающая на вход второго коммутатора. Сигналы

Д -Д - . также опредепяют адрес стра@ i-j ницы

А,-А,„1,, = Д; . — Д .

При совпадении сигнала на выходе коммутатора 5 с адресом, заданным во втором дешифраторе 6 адреса, формиру45 ется сигнал на выходе дешифратора 6.

Управляющие сигналы ЧТН и ЗАП определяющие функцик обращения к блоку 4 памяти, управляют работой второго блока приемопередатчиков 16 и формируют управляющий сигнал ОТВ с выхода элемента ИЛИ 17, сигнализирующий процессору, что операция чтения или записи завершена, формируются соответственно первым 7 и вторым 8 элементами И. 55

Сигналы ЧТН и ЗАП формируются из условия

ЧТН = ЧТН.АЭ1 ° СиЗП ;

ЗАП = ЗАП АЭ1 СиЗП

Сигналы ЧТН и ЗАП формируются процессором при тактах чтения или записи соответственно.

Сигнал СиЗП формируется следующим образом.

С адресной шины процессора на первый дешифратор 12 адреса поступает адрес выбранного устройства и при совпадении с заданным адресом первый дешифратор 12 адреса формирует сигнал

АЭ2. АЭ2 разрешает работу первого блока 15 приемопередатчиков и совместно с сигналом ВД4 формирует сиг-, нал с выхода третьего элемента И 10.

Часть данных Д,6-Д, определяющих ! 3 адрес блока 4 памяти, через первый блок 15 приемопередатчиков поступает на второй вход коммутатора 5, а вторая группа данных Д;,„-Д; — на вход дешифратора 13. Группа данных

Д . -Д определяет номер блока па1-1 4 1 мяти, которому разрешена работа. Если номер блока данных совпадает с заданным на дешифраторе 13, вырабатывается сигнал СиЗП, который поступает на информационный вход триггера 14.

На синхровход триггера 14 поступает сигнал YlTP, который формируется четвертым элементом И 11, сигналом с выхода третьего элемента И 10 и АЭ1.

На "выходе триггера 14 формируется сигнал СиЗП, который разрешает или запрещает работу данного блока 4 памяти. Сигнал СиЗП вместе с сигналом УПР через пятый элемент И 18 и второй элемент ИЛИ 17 формирует сигнал Отв.

Формула изобретения

Устройство для сопряжения процессора с многоблочной памятью, содержащее первый блок приемопередатчиков, дешифратор номера блока, первый дешифратор адреса, триггер, причем информационный вход первого блока приемопередатчиков является входом устройства для подключения входа-выхода данных процессора, о т л и ч а ющ е е с я тем, что, с целью упрощения устройства, оно содержит второй дешифратор адреса, второй блок прие" мопередатчиков, коммутатор, с первого по пятый элементы И и первый, второй

1390613

Составитель С. ьурухин

Техред И.Верес Корректор М. Демчик

Редактор E. Папп

Тираж 704 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35 ° Раушская наб. ° д, 4/5

Заказ 1767/46

Производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4 элементы ИЛИ, причем входы устройства для подключения выходов чтения, записи и выбора страницы процессора соединены с первыми входами соответственно первого, второго, третьего элементов И, вход первого дешифрато" ра адреса является входом устройства для подключения выхода младших разря;, дов адреса процессора и адресного входа блока памяти, выход первого дешифратора адреса соединен с вторым входом третьего элемента И и с управляющим входом первого блока приемопередатчиков, первый, второй выходы которого соединены соответственно с первым информационным входом коммутатора и с входом дешифратора номера блока, выход которого соединен с информационным входом триггера, вход синхронизации которого соединен с выходом четвертого элемента И и с первым входом пятого элемента И, второй вход которого соединен с выходом триггера и с вторыми входами первого, 25 второго элементов И, третьи входы которых соединены с выходом второго дешифратора адреса и с первым входом четвертого элемента И, второй вход которого соединен с выходом третьего элемента И и с управляющим входом коммутатора, второи информационный вход и выход которого соединены соответственно с входом устройства для подключения выхода старших разрядов адреса процессора и с входом второго дешифратора адреса, вход-выход устройства для подключения входа-выхода данных процессора соединен с первым. входом-выходом второго блока приемо-. передатчиков, второй вход-выход кото-: рого ооединен с входом-выходом уст" ройства для подключения входа-выхода данных блока памяти, выход первого элемента И соединен с первым входом первого элемента ИЛИ, с первым управляющим входом второго блока приемопередатчиков и с выходом устройства для подключения к входу чтения блока памяти, выход второго элемента И соединен с вторым входом первого элемента ИЛИ, с вторым управФ лякнцим входом второго блока приемопередатчиков и с выходом устройства для подключения к входу записи блока памяти, выход первого элемента ИЛИ соединен с первым входом второго элемента ИЛИ, второй вход и выход которого соединены соответственно с выходбм пятого элемента И и с выходом устройства для подключения к входу готовности процессора.