Потенциальная пересчетная декада

 

Изобретение относится к цифровой автоматике и вычислительной технике. Устройство содержит бистабильные ячейки 3-6, включающие логические элементы И-ИЛИ-НЕ 7 и 8. Предложенное функциональное соединение элементов схемы , позволяет упростить потенциальную пересчетную декаду. 2 ил. (Л

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (И). (51)4 Н 03 К 2

ПИСАНИЕ ИЗОБРЕТЕНИЯ

ОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

О ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

А BTOPCKOMV СВИДЕТЕЛЬСТВУ

21) 4096037/24-21

22) 23.07.86

46) 23.01.88. Бюл. N 3

71) Научно-исследовательский инстиут прикладной математики и мехаики при Томском государственном униерситете

72) Г.И. Кузнецов

53) 621.374.323 (088.8)

56) Проектирование микроэлектронных ифровых устройств. — М.: Советское адио, 1977.

Лазер И.М. и Шубарев В.А. Устойчиость цифровых микроэлектронных устойств. — М.: Радио и связь, 1983, 159, рис. 6.11. (54) ПОТЕНЦИАЛЬНАЯ ПЕРЕСЧЕТНАЯ ДЕКАДА (57) Изобретение относится к цифровой автоматике и вычислительной технике.

Устройство содержит бистабильные ячейки 3-6, включающие логические элементы

И-ИЛИ-НЕ 7 и 8. Предложенное функциональное соединение элементов схемы позволяет упростить потенциальную пересчетную декаду. 2 ил.

13689

Изобретение относится к цифровой автоматике и вычислительной технике и может быть использовано для построения быстрых декад счетчиков меток

5 времени, распределителей импульсов, делителей частоты преобразователей частотных и временных параметров сигналов в кодированный эквивалент соответствующего параметра. 10

Цель изобретения — упрощение и повышение быстродействия потенциальной пересчетной декады.

На фиг. 1 показана структурная схема потенциальной пересчетной дека- 15 ды; на фиг. 2 — таблица, иллюстрирующая функционирование потенциальной пересчетной декады.

Потенциальная пересчетная декада содержит шину 1 тактового сигнала, шину 2 начальной установки и четыре бистабильные ячейки 3-6, каждая иэ которых содержит первый 7 и второй 8 логический элемент. Выход первого логического элемента И-ИЛИ-НЕ 7 пер- 25 вой бистабильной ячейки 3 соединен с первым входом первой группы входов по

И второго элемента И вЂ И-HE 8 этой бистабильной ячейки, выход которого соединен с первым входом первой груплыЗ0 входов первого логического элемента

И-ИЛИ-НЕ 7 этой бистабильной яч . .ки и первым входом первой группы входов по

И первого логического элемента И-ИЛИ-НЕ 7 четвертой бистабильной ячейки

6, выход которого соединен с входом

35 второго логического элемента НЕ 8 этой бистабильной ячейки и с первым входом второй группы входов по И первого логического элемента И-ИЛИ-НЕ 7 40 первой бистабильной ячейки 3, шина 1 тактового сигнала соединена с первыми входами первых групп входов по И первых 7 и вторых 8 логических элементов

И-ИЛИ-НЕ второй 4 и третьей 5 биста45 бильных ячеек и с вторым входом первой группы входов по И первого логического элемента И-ИЛИ-НЕ 7 четвертой бистабильной ячейки 6, выход первого логического элемента И-ИЛИ-НЕ 7

50 второй бистабильной ячейки 4 соединен с дополнительным входом второго элемента И-ИЛИ-НЕ 8 этой бистабильной ячейки, вторым входом первой группы входов по И второго логического элемента И-ИЛИ-НЕ 8 третьей бистабильной ячейки 5 и первым входом третьей группы входов по И первого логического элемента 7 И-ИЛИ-НЕ первой бистабиль86 2 ной ячейки 3, выход которого соединен с вторым входом первой группы входов по

И второго логического элемента И-ИЛИ-НЕ 8 второй бистабильной ячейки 4, выход которого соединен с дополнительным входом первого логического элемента И-ИЛИ-НЕ 7 этой бистабильной ячейки, первым входом второй группы входов по И второго логического элемента И-. ИЛИ-НЕ 8 первого бистабильйого элемента 3 и первым входом второй группы входов по И первого логического элемента И-ИЛИ-НЕ 7 четвертого бистабильного элемента 6, выход первого логического элемента И-ИЛИ-НЕ 7 третьей бистабильной ячейки 5 соединен с первым входом третьей группы входов по И второго логического элемента И-ИЛИ-НЕ 8 первой бистабильной ячейки 3 и дополнительным входом второго логического элемента И-ИЛИ-НЕ 8 третьей бистабильной ячейки 5, выход которого соединен с дополнительным входом первого логического элемента И-ИЛИ-НЕ 7 этой бистабильной ячейки, выход второго логического элемента НЕ 8 четвертой бистабильной ячейки 6 соединен с первым входом третьей группы входов по И первого логического элемента И вЂ И-НЕ 7 этой бистабильной ячейки и третьим входом первой группы входов по И второго логического элемента И-ИЛИ-HE 8 второй бистабильной ячейки 4, а выход второго логического элемента И-ИЛИ-НЕ 8 первой бистабильной ячейки 3 соединен с третьим входом первой группы входов по И второго логического элемента

И-ИЛИ-НЕ 8 третьей бистабильной ячейки 5.

Шина 1 тактового сигнала соединена с вторыми входами .первых групп входов по И первого 7 и второго 8 логических элементов И-ИЛИ-НЕ первой бистабильной ячейки 3, выход первого логического элемента И-ИЛИ-НЕ 7 первой бистабильной ячейки 3 соединен с вторым входом первой группы входов по И первого логического элемента И-ИЛИ-НЕ

7 третьей бистабильной ячейки 5, третий вход которой соединен с выходом первого логического элемента И-ИЛИ-НЕ

7 четвертой бистабильной ячейки 6 и вторым входом первой группы входов по

И первого логического элемента И-ИЛИ-НЕ 7 второй бистабильной ячейки 4, третий вход которой соединен с выходом второго логического элемента И-ИЛИ-НЕ

1368986

8 первой бистабильной ячейки 3, вторые входы второй и третьей группы входов по И которого соединены с первым входом первой группы входов

5 по И этого логического элемента, а третий вход второй группы входов по

И этого логического элемента соединен с выходом второго логического элемента НЕ 8 четвертой бистабильной 10 ячейки 6, который соединен с вторым входом второй группы входов по И и первым входом четвертой группы вхоов по И первого логического элемента И-ИЛИ-НЕ 7 этой бистабильной ячей- 15 и, второй вход четвертой группы вхоов по И которого соединен с третьим ходом первой группы входов по И этоо логического элемента, выходом торого логического элемента И-ИЛИ-НЕ 20 третьей бистабильной ячейки 5 и торым входом второй группы входов о И первого логического элемента

-ИЛИ-НЕ 7 первой бистабильной ячейи 3, третий вход которой соединен с 25 торым входом третьей группы входов о И этого логического элемента и

ыходом второго логического элемена И-ИЛИ-НЕ 8 этой бистабильной ячейи, шина 1 тактового сигнала соедине- 30 а с вторым входом третьей группы ходов по И первого логического элеента И-ИЛИ-НЕ 7 четвертой бистабильой ячейки 6, а шина 2 начальной усановки соединена с вспомогательными 35 ходами первых логических элементов

-ИЛИ НЕ 7 первой 3, второй 4 и треьей 5 бистабильных ячеек.

Работа потенциальной пересчетной екады происходит согласно таблице д0 остояний (фиг. 2).

Установка бистабильных ячеек деады в исходное состояние производитя подачей единичного логического игнала на шину 2, длительность это- 45 уровня с должна быть не менее ммарной задержки переключения двух стабильных ячеек декады:

Потенциальная пересчетная декада, содержащая шину тактового сигнала, шину начальной установки и четыре бистабильные ячейки, каждая из которых соедржит первый и второй логический элемент, выход первого логического элемента И-ИЛИ-НЕ первой бистабильной ячейки соединен с первым входом первой группы входов по

И второго элемента И-ИЛИ-НЕ этой бистабильной ячейки, выход которого соединен с первым входом первой группы входов первого логического элемен— та И-ИЛИ-НЕ этой бистабильной ячейки и первым входом первой группы входов по И первого логического элемента

О«о ) 50 е с и Г, о

55 задержки переключения используемых элементов

И-ИЛИ-НЕ, образующих смежные плечи бистабильных ячеек.

При установке исходного состояния шине 1 устанавливается единичный логический уровень. Под действием единичного логического сигнала на шине 2 на выходах триггеров логических элементов 7 устанавливается уровень нулевого сигнала, на выходах логических элементов 8 — уровень единичного сигнала. По окончании установки исходного состояния на шине 2 устанавливается нулевой логический сигнал.

Переключение состояний декады осуществляется при каждой смене уровня сигнала на шине 1 тактовых импульсов, при этом каждый раз изменяет состояние только одна бистабильная ячейка в соответствии с таблицей (фиг. 2).

В таблице звездочками отмечены состояния бистабильных ячеек в каждой строке, используемые для формирования сигнала возбуждения переключаемого разряда (отмечен черточкой в этой же строке); при единичном значении уровня тактирующего сигнала используются сигналы бистабильных ячеек, имеющие единичные значения, а при нулевом уровне тактирующего сигнала — нулевые сигналы бистабильных ячеек..

При непрерывном следовании тактовых сигналов (перепадов уровня на шине 1) с частотой следования перепадов не выше f » 1/(С + c,,о), т,е. о> с частотой следования импульсов на шине 1 не выше l„e 1/2Г,, декада обеспечивает устойчивую цйклическую смену десяти состояний в соответствии с таблицей состояний (фиг. 2) при уменьшенном количестве связей между элементами.

Формула и з о б р е т е н и я

5 13689

И-ИЛИ-НЕ четвертой бистабильной ячейки, выход которого соединен с входом второго логического элемента НЕ этой бистабильной ячейки и с первым входом

5 второй группы входов по И первого логического элемента И-ИЛИ-НЕ первой бистабильной ячейки, шина тактового сигнала соединена с первыми входами первых групп входов по И первых и вто-1п рых .логических элементов И-ИЛИ-НЕ второй и третьей бистабильных ячеек и с вторым входом первой группы входов по И первого логического элемента

И-ИЛИ-НЕ четвертой бистабильной ячей- 15 ки, выход первого логического элемента И-ИЛИ-НЕ второй бистабильной ячейки соединен с дополнительным входом второго элемента И-ИЛИ вЂ” НЕ этой бистабильной ячейки, вторым входом первой группы входов по И второго логического элемента И-ИЛИ-HE третьей бистабильной ячейки и первым входом третьей группы входов по И первого логического элемента И-ИЛИ-НЕ первой би- 25 стабильной ячейки, выход которого соединен с вторым входом первой группы входов по И второго логического элемента И-ИЛИ-НЕ второй бистабильной ячейки, выход которого соедине; — с до- 1д полнительным входом первого логического элемента И-ИЛИ-НЕ этой бистабильной ячейки, первым входом второй группы входов по И второго логического элемента И-ИЛИ-НЕ первого биста35 бильного элемента и первым входом второй группы входов по И первого логического элемента И-ИЛИ-НЕ четвертой бистабильной ячейки, выход первого логического элемента И-ИЛИ-НЕ третьей бистабильной ячейки соединен с первым входом третьей группы входов по И второго логического элемента

И-ИЛИ-НЕ первой бистабильной ячейки и дополнительным входом второго логи- 45 че ского элемента И-ИЛИ-HE третьей бистабильной ячейки, выход которого соединен с дополнительным входом первого логического элемента И-ИЛИ-НЕ этой бистабильной ячейки, выход второго логического элемента НЕ четвертой бистабильной ячейки соединен с первым входом третьей группы входов по И первого логического элемента И-ИЛИ-НЕ этой бистабильной ячейки и третьим входом первой группы входов по И второго логического элемента

И-1!ЛИ-НЕ второй бистабильной ячейки, а выход второго логического элемента

И-ИЛИ-НЕ первой бистабильной ячейки соединен с третьим входом первой группы входов по И второго логического элемента И-ИЛИ-НЕ третьей бистабильной ячейки, о т л и ч а ю щ а я с я тем, что, с целью упрощения. и повышения быстродействия, шина тактового сигнала соединена с вторыми входами первых групп входов по И перного и второго логических элементов

И-ИЛИ-НЕ первой бистабильной ячейки, выход первого логического элемента

И-ИЛИ-НЕ первой бистабильной ячейки соединен с вторым входом первой группы входов по И первого логического элемента И-ИЛИ-НЕ третьей бистабильной ячейки, третий вход которой соединен с выходом первого логического элемента И-ИЛИ-НЕ четвертой бистабильной ячейки и вторым входом первой группы входов по И первого логического элемента И-ИЛИ-НЕ второй бистабильной ячейки, третий вход которой соединен с выходом второго логического элемента И-ИЛИ-HF. первой бистабильной ячейки, вторые входы второй и третьей группы входов по

И которого соединены с первым входом первой группы входов по И этого логического элемента, а третий вход второй группы входов по И этого логического элемента соединен с выходом второго логического элемента HF. четвертой бистабильной ячейки, который соединен с вторЫм входом второй группы входов по И и первым входом четвертой группы входов по И первого логического элемента И-ИЛИ-НЕ этой бистабильной ячейки, второй вход четвертой группы входов по И которого соединен с третьим входом первой группы входов по И этого логического элемента, выходом второго логического элемента И-ИЛИ-НЕ третьей бистабильной ячейки и вторым входом второй группы входов по И первого ло1 гиче ского элемента И-ИЛИ-НЕ первой бистабильной ячейки, третий вход которой соединен с вторым входом третьей группы входов по И этого логического элемента и выходом второго логического элемента И-ИЛИ-НЕ этой бистабильной ячейки, шина тактового сигнала соединена с вторым входом третьей группы входов по И первого логического элемента И-ИЛИ-НЕ четвертой бистабильной ячейки, а шина на7 1368986 8 альной установки соединена с вспо- ких элементов И-ИЛИ-HE первой, втоогательными входами первых логичес- рой и третьей бистабильных ячеек.

Составитель О. Скворцов

Редактор Н. Яцола Техред А.Кравчук Корректор Н. Король

Вакаэ 315/56 Тирам 928 Подписное

ВНИИПИ Государственного комитета СССР по делам иэобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. м ород, у . p г л. П оектная 4