Пороговый элемент

 

Изобретение может быть использовано для построения устройств переработки дискретной информации. Пороговый элемент содержит регистр 1 сдвига, регистр 2 памяти и блок 4 контроля обнуления. Введение элемента И 6, регистра 3 памяти, блока 5 контроля обнуления и элементов ИПИ 7 и 8 повьшает быстродействие устройства . 1 табл., 2 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (И) (5)) 4

ПИСАНИЕ ИЗОБРЕТ

А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ

12

СУДАРСТВЕННЫЙ КОМИТЕТ СССР

ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

1) 1034 188

1) 4100005/24-21

2) 28.05.86

6) 23.01.88. Бюл. У 3

2) О.Н.Музыченко

3) 681.325.66(088.8)

6) Авторское свидетельство СССР

1034188, кл. Н 03 К 19/23, 1980, (54) ПОРОГОВЫЙ ЭЛЕМЕНТ (57) Изобретение мол ет быть использовано для построения устройств переработки дискретной информации. Пороговый элемент содерлят регистр 1 сдвига, регистр 2 памяти и блок 4 контроля обнуления ° Введение элемента И 6, регистра 3 памяти, блока 5 контроля обнуления и элементов ИЛИ 7 и 8 повышает быстродействие устройства. 1 табл., 2 ил.

1 13

Изобретение относится к автоматике и вычислительной технике, может быть использовано для построения различных устройств переработки дискретной информации и является усовершенствот ванием известного порогового элемента по авт. св. У 1034188.

Цель изобретения — повышение быстродействия порогового элемента.

На фиг.1 изображена структурная схема порогового элемента, на фиг.2— структурная схема регистра памяти.

Пороговый элемент содержит регистр

1 сдвига, регистры 2 и 3 памяти, блоки 4 и 5 контроля обнуления, элемент

И 6, элементы ИЛИ 7 и 8. Информационные входы 9 регистра сдвига соединены с информационными входами порогового элемента. Первые а выходов регистра 1 сдвига (прямых) соединены с входами регистра 2 памяти (первым выходом регистра 1 сдвига является выход его крайнего правого разряда), а остальные (n-а) выходов — с входами блока 4 контроля обнуления, первые (n-a+1) выходов (инверсных) регистра

1 сдвига соединены с входами регистра

3 памяти, а остальные (а-1) выходов с входами блока 5 контроля обнуления. Выходы последних разрядов "".гистров 2 и 3 памяти и выходы блоков 4 и 5 контроля обнуления соединены с входами элемента ИЛИ 7, выход 10 которого соединен с выходом порогового элемента, инверсный выход последнего разряда регистра 3 памяти и выход блока 5 контроля обнуления соединены с входами элемента И 6, выход которого, а также выход последнего разряда регистра 2 памяти соединены с входами элемента ИЛИ 8, выход 11 которого соединен с выходом порогового элемента. Вход 12 разрешения записи регистра 1 сдвига соединен с входами сброса регистров 2 и 3 памяти и входом порогового элемента, тактовый вход регистра 1 сдвига соединен с тактовым входом 13 порогового элемента.

Регистры 2 и 3 памяти могут быть выполнены как в известном устройстве либо в виде последовательно соединенных разрядов, каждый из которых содержит RS-триггер и элемент И (фиг.2).

Блок 4 контроля обнуления может быть выполнен в виде элемента И с прямыми,входами, если он соединен с

68978 2 инверсными выходами регистра 1 сдвига, и в виде элемента И с инверсными входами, если он соединен с прямыми выходами регистра 1 сдвига.

Блок 5 контроля обнуления может быть выполнен в виде элемента И с прямыми входами, если он соединен с прямыми выходами регистра 1 сдвига, и в виде элемента И с инверсными входами, если он соединен с инверсными выходами регистра 1 сдвига.

Пороговый элемент функционирует следующим образом.

На вход 12 устройства подается импульс запуска, при поступлении которого происходит запись в регистр 1 сдвига входного кода, поданного на входы 9 порогового элемента, а также

2р сброс регистров 2 и 3 памяти. Далее на вход 13 порогового элемента подаются тактовые импульсы.

При подаче каждого тактового импульса происходит сдвиг вправо на

25 один разряд кода, записанного в регистр 1 сдвига. При появлении единичного сигнала в первом разряде регистра 1 сдвига, являющемся крайним правым разрядом, он записывается в речп гистр 2 памяти и на выходе его первого разряда появляется единичный сигнал, разрешающий запись единичного сигнала во второй разряд регистра 2 памяти. Далее работа происходит ана—

35 логичным образом. Единичный сигнал появляется Hà i-м выходе регистра 2 памяти, если на всех предыдущих выходах регистра имеется единичный сигнал и на выходе i-го разряда регистра 1

40 сдвига также единичный сигнал. Одновременно разрешается запись единичного сигнала в (i+1)-й разряд регистра

2 памяти. Таким образом, в процессе функционирования сдвиг входного кода в регистре 1 сдвига происходит слева направо, а заполнение регистра 2 памяти справа налево.

Аналогичным образом в регистре 3 памяти осуществляется накопление нулевых сигналов с выходов регистра 1

50 сдвига. При появлении нулевого сигнала на выходе первого разряда регистра

1 сдвига в первый разряд регистра 3 памяти записывается единичный сигнал, разрешающий запись сигнала во второй разряд. Единичный сигнал появляется на выходе i-ro разряда регистра 3 памяти, если на всех предыдущих выходах имеется единичный сигнал и на выходе

Среднее число тактов работы

0,37

4,5!

1.00

1О

4 ° 08

1. 75

3.37

2.56

2. 56

3. 37

1. 75

4.08

1.00

4. 51

0.37 регистра сдвига.

3 1368 (прямом) i-го разряда регистра 1 сдв

ra имеется нулевой сигнал. Одновременно разрешается запись сигнала в (i+1)-й разряд регистра 3 памяти. Та—

5 ким образом в регистре 2 памяти осуществляется накопление единиц, а в

v егистре 3 — нулей входного кода.

Работа продолжается таким образом до появления единичного логического сигнала хотя бы на одном из выходов блоков 4 или 5 контроля обнуления, или на выходах регистров 2 и 3 памяти, соединенных с входами элемента

ИЛИ 7, что вызывает на его выходе 1О единичный сигнал, свидетельствующий об окончании цикла работы устройства.

Результат снимается с выхода 11 элемента ИЛИ 8 устройства. Если во ходном коде m -а единиц, то единичый сигнал появляется либо на выходе лока 5 контроля обнуления (если в (а-1) последних разрядах регистра 1 двига записан единичный код), либо а выходе регистра 2 памяти после акопления а единиц входного кода, то вызывает единичный сигнал на выоде элемента ИЛИ 7 и выходе элемена ИЛИ 8 (на инверсном выходе регист — -«о а 3 памяти, соединенном с входом лемента И 6, имеется единичный сигал). Если во входном коде m c a диниц, то единичный сигнал появляетя на выходе блока 4 контроля обнулеия, либо на прямом выходе регистра 3 амяти, что вызывает единичный сигнал а выходе 10 элемента И 7 и нулевой игнал на выходе 11 элемента ИЛИ 8, ак как на выходе регистра 2 памяти и

ыходе элемента И 6 имеются нулевые игналы.

Таким образом на выходе порогового .лемента формируется единичный сиг ал, если на входном коде имеется

45 а единиц, и нулевой сигнал в проивном случае.

Таким образом обеспечивается предрительное завершение цикла работы г рогового элемента, когда во входном

ВО де число нулей Р п-а, что обеспевается регистром 3, осуществляющим копление нулей входного кода, либо гда в (а-1) последнем разряде входго кода имеются единицы, что осуи ствляется блоком 5 контроля обнулеВ таблице приведены данные по с еднему числу тактов работы по всему

978 4 диапазону 16-разрядных двоичных чисел, необходимому для формирования результата пороговым элементом.

Порог Среднее число Порог тактов работы

При а> и-а+1 устройство реализуется для а = n-а+1, а на входы 9 подается инверсный код, результат работы также инвертируется.

Таким образом, пороговый элемент обеспечивает повышение быстродействия.

Ф о р м у л а и з о б р е т е н и я

Пороговый элемент по авт. св. !! 1034188, отличающий с я тем, что, с целью повышения быстро— действия, введены второй регистр памяти, второй блок контроля обнуления, элемент И и два элемента ИЛИ, второй регистр памяти соединен информационными входами с первыми (n-a+1) †выходами регистра сдвига, а остальные (а-1) выходов регистра сдвига соединены с входами второго блока контроля обнуления, выходы второго регистра памяти и второго блока контроля обнуления соединены с входами элемента И, выход которого соединен с первым входом первого элемента ИЛИ, второй вход которого соединен с выходом первого регистра памяти, выходы первого и второго регистров памяти, а также выходы первого и второго блоков контроля обнуления соединены с входами второго элемента ИЛИ, выходы элементов

ИЛИ соединены с выходами устройства, вход сброса второго регистра памяти соединен с входом разрешения записи

1368978

Составитель О. Скворцов

Техред А.Кравчук Корректор М.Демчик

Редактор М.Бланар

Заказ 315/56 Тира к 928 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Уагород, ул. Проектная, 4