Устройство для определения среднего значения выборочного размаха

 

Изобретение относится к системам экспресс-обработки измерительной информации. Целью изобретения является расширение функциональных возможностей путем определения среднего значения выборочного размаха знакопеременных сигналов. Цель достигается за счет обработки упорядоченных входных величин с помощью рекурсивных алгоритмов, а также за счет того, что в устройство введены распределители импульсов 21, 22, сумматор 14, группа сумматоров 1, делитель частоты 20, элементы И-НЕ 4, триггеры 5, элементы ИЛИ 6, вычитатель 26, блок памяти 25, блок сравнения 7, блок уравновешивания 11. 2 ил. с (С 27 00 а ел tS9 28

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (5и 4 с- ОЬ F 15/36

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3809308/24-24 (22) 29.10.84 (46) 30.12.87. Бюл, Ф 48 (71) Новосибирский электротехнический институт (72) Г.А.Сырецкий (53) 681 ° 333(088.8) (56). Авторское свидетельство СССР

Р 326557, кл. 5 05 В 23/00, 1971.

Авторское свидетельство СССР

У 1161978, кл, 6 06 F 15/16, 1985. (54) УСТРОЙСТВО ДЛЯ ОПРЕДЕЛЕНИЯ

СРЕДНЕГО ЗНАЧЕНИЯ ВЫБОРОЧНОГО РАЗМАХА (57) Изобретение относится к системам экспресс-обработки измеритель„„SU„„1363252 А1 ной информации, Целью изобретения является расширение функциональных возможностей путем определения среднего значения выборочного размаха знакопеременных сигналов, Цель достигается за счет обработки упорядоченных входных величин с помощью рекурсивных алгоритмов, а также за счет того, что в устройство введены распределители импульсов 21, 22, сумматор 14, группа сумматоров 1, делитель частоты 20, элементы И-НЕ

4, триггеры 5, элементы ИЛИ 6, вычитатель 26, блок памяти 25, блок сравнения 7, блок уравновешивания 11.

2 ил.

1363252

Изобретение относится к автомати- ке и вычислительной технике и предназначено для использования в системах экспресс-обработки измерительной

5 информации.

Целью изобретения является расширение функциональных воэможностей путем определения среднего значения выборочного размаха знакопеременных сигналов.

На фиг, 1 представлена блок-схема предлагаемого устройства; на фиг. 2 - блок-схема блока управления. 15

Устройство (фиг. 1) содержит группу сумматоров 1, группу цифроаналоговых преобразователей 2, группу ком" параторов 3, элементы И-НК 4, триггеры 5, элементы ИЛИ 6, блок 7 сравнения, содержащий делитель 8 напряжения, цифроаналоговый преобразователь

9 и компаратор 10; блок ll уравновешивания, содержащий блок 12 управле- ния и цифроаналоговый преобразователь 13. Кроме того, устройство содержит сумматор 14, цифроаналоговый преобразователь 15, регистры 16-18, счетчик 19, делитель 20 частоты, распределитель 21 импульсов, распределитель 22 импульсов, мультиплексор

23, триггер 24, блок 25 памяти, вычитатель 26, выходы 27-29.

Блок 12 управления (фиг. 2) содержит регистр 30, группу элементов 35

И 31, элемЕнт ИЛИ 32, элемент НЕ 33.

Устройство работает следующим образом.

До момента запуска устройства производят следующие операции: 40 обнуление всех ячеек блока памяти;. занесение в регистры 16, )7 кодов соответственно максимального (r) и минимального (1) Рангов порядковых 45 статистик (j.);

D-триггер 24 устанавливается в единичное состояние, при котором на цифровой вход блока 7 сравнения подан код ранга r; 50 блок 25 - в режиме считывания информации из ячеек с адресом r; цифроаналоговый преобразователь

15 имеет нулевое выходное напряжение; в распределитель 22 занесена информация, необходимая для его работы в течение одного цикла; счетчик В установлен в состояние соответствующее единичному коэффициенту передачи. цифроаналогового преобразователей 2.

По переднему фронту первого после начала работы системы импульса

"Конец преобразования" производится запись выходного кода сумматора 14 в регистр 18, по заднему — изменение состояния D-триггера 24. После срабатывания триггера 24 к цифровому входу блока 7 сравнения через мультиплексор 23 подключается выход регистра 17 (код ранга 1).

Блок 25 памяти переводится во время действия импульса "Конец преобразования" в режим записи выходного кода регистра 18 по адресу r.

После изменения состояния D-триггера 24 на выходе блока 25 памяти устанавливается код, хранящийся в ячейках с адресом 1. Этому коду соответствует определенный уровень напряжения на выходе цифроаналогового преобразователя 15. Состояние вычитателя 26 таково, что на его выходе устанавливается .код, соответствующий разности значений порядковых статистик r и 1, причем в конце первого цикла первого периода работы системы он равен

На выходе 29 устанавливается цифровой эквивалент значения 1-й порядковой статистики. Содержимое счетчика 19 импульсов равно прежнему значению. По окончании действия первого импульса "Конец преобразования" распределитель 22 работает в соответствии с программой.

В конце второго цикла преобразования на выходе блока 11 уравновешивания появляется импульс "Конец преобразования", по переднему фронту которого изменяется на единицу .содержимое счетчика 19 импульсов, осуществляется запись выходного кода сумматора 14 в регистр 18, Во время действия указанного импульса производится также запись кода регистра 18 в блок 25 по адресу 1. Под воздействием заднего фронта импульса "Конец преобразования" D-триггер 24 переводится в новое состояние. Блок 25 устанавливается в режим считывания информации иэ ячеек с адресом r. К блоку 7 сравнения подключается выход регистра 16. Под воздействием управляющего сигнала на выходе вычитателя 26 формируется разность Z„(t<)1363252

-Z (t„). Напряжение на выходе цифроаналогового преобразователя 15, а следовательно, и на аналоговом выходе 27 устройства равно текущему зна5 чению г-й порядковой статистики.

На этом завершается первый период работы устройства.

С приходом очередного импульса на вход синхронизации начинается второй период работы устройства. Правило работы устройства в этом периоде и во всех последующих — то же, что и в первом.

Работа устройства прекращается в конце L-ro периода, В конце L-го периода на цифровом выходе 28 устанавливается код, соответствующий среднему значению выборочного размаха за 1 периодов, на аналоговом 27 и 20 цифровом 29 выходах — величины, соответствующие среднему значению г-й порядковой статистики. рых объединены и подключены к второму выходу первого распреДелителя импульсов, (N+1)-й выход регистра блока управления соединен с вторым входом элемента ИЛИ блока управления входами записи блока памяти и первого регистра, входом "Пуск первого распределителя импульсов и с входом синхронизации триггера, информационный вход и вход синхронизации регистра блока управления подключены соответственно к выходу компаратора и к выходу делителя частоты, выход i-го элемента И группы соединен с информационным входом i-го разряда первого цифроаналогового преобразователя, знаковый вход которого подключен к третьему выходу первого распределителя импульсов, вход синхронизации которого соединен с первым выходом второго распределителя импульсов и входом делителя частоты, второй выход второго распределителя импульсов подключен к счетному входу счетчика, вход сброса которого объединен с тактовым входом вычитателя, адресными входами мультиплексора и блока памяти, информационным входом триггера

30 и с выходом триггера, цифровые входы цифроаналоговых преобразователей объединены и подключены к выходу счетчика, аналоговый вход i-ro цифроаналогового преобразователя соединен с выходом i-ro сумматора группы, 35 первые входы сумматоров группы объединены и подключены к выходу второго цифроаналогового преобразователя, второй вход каждого из сумматоров группы является i-м информационным

40 входом устройства, входы задания порогов компараторов группы объединены и соединены с выходом первого цифроаналогового преобразователя, выход i-ro компаратора группы подклю45 чен к первым входам i-х элементов ИНЕ и ИЛИ соответственно, вторые вхо-. ды элементов И-НЕ объединены и соединены с третьим выходом первого распределителя импульсов, выход i-ro

50 элемента И-НЕ подключен к входу установки в "1" i-го триггера, входы установки в "0" которых объединены и соединены с четвертым выходом первого распределителя импульсов, выход

5 i-ro триггера подключен к второму

Формула изобретения

Устройство для определения среднего значения выборочного размаха, содержащее группу из N цифроаналоговых преобразователей, группу из N компараторов, счетчик, первый цифроаналоговый преобразователь, регистры, выход i-го цифроаналогового преобразователя (i--1-N) группы подключен к информационному входу i-ro компаратора группы, о т л и ч а ю щ ее с я тем, что, с целью расширения функциональных возможностей путем определения среднего значения выборочного размаха знакопеременных сигналов, в него введены распределители импульсов, сумматор, группа сумматоров, делитель частоты, делитель напряжения, N элементов И-НЕ, N элементов ИЛИ, N триггеров, вычитатель, блок памяти, цифроаналоговые преобразователи, компаратор, мультиплексор, блок управления, содержащий регистр, группу из N элементов И, элемент ИЛИ, элемент НЕ, вход которого. подключен к первому выходу первого распределителя импульсов, выход элемента НЕ соединен с первым входом элемента ИЛИ блока управления, выход которого подключен к входу установки в "0" регистра блока управле- 5 ния, выход i-ro разряда которого соединен с первым входом i-го элемента И, группы, вторые входы котовходу >-го элемента ИЛИ, выход которого соединен с i-м входом делителя напряжения, выход которого соединен

1363252 длаку а

Составитель И.Мухин

Редактор А.Маковская Техред М.Моргентал Корректор С.йекмар

Тираж 671 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, .Ж-35, Раушская наб., д. 4/5

Заказ 520

Производственно-полиграфическое предприятие, г. Ужгород, ул, Проектная, 4 с информационным входом компаратора, вход задания порога которого подключен к выходу третьего цифроаналогового преобразователя, вход которого соединен с выходом мультиплексора, первый и второй информационные входы которого подключены к выходам второго и третьего регистров, вход i-го разряда первого входа сумматора соединен с выходом i-ro разряда регистра блока управления, второй вход сумматора подключен к выходу блока памяти н объединен с входами второго цифроаналогового преобразователя и первым входом вычитателя, второй вход которого объединен с информационным входом блока памяти и соединен с вы" ходом первого регистра, информацион5 ный вход которого подключен к выходу сумматора, пятый выход первого распределителя импульсов соединен со знаковым разрядом первого входа сумматора, вход синхронизации первого распределителя импульсов объединен с входом делителя частоты и подключен к второму выходу второго распределителя импульсов, вход начальной установки первого распределителя

1 импульсов соединен с выходом компаратора.