Герератор тестов

 

Изобретение относится к автоматике и вычислительной технике и м.б. использовано в устройствах контроля блоков с памятью. Цель изобретения - расширение области применения за счет возможности изменения длины формируемой последовательности. Генератор содержит генератор 1 псевдо - случайных кодов (ГПК), блок 2 синхронизации , счетчик 3 адреса, блок 4 памяти, регистр 5 сдвига, регистр 6, триггер 7. Начальное состояние генератора тестов неопределенное. Это произвольное значение с ГПК пое ступает на информационные входы счетчика 4, начиная с этого значения адреса до конечного, адрес из блока памяти информации переписьгеается в регистр сдвига. Выходная последовательность формируется так, что одновременно может изменяться сигнал только одного из разрядов выходов регистра 6. 3 ил. 1 табл. i (Л оо 05 ел О5 Фи-г./

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН

Ai (51)4 G 06 F 11/26

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АВТОРСКОМ,К СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 41 1 1 322/24-24 (22) 20.05.86 (46) 23.12.87. Бюл. У 47 (71) Вологодский политехнический институт (72) А.Н.Андреев, M.Ю.Белов, А.M.Водовозов, С.Н.Жилин и А.А.Сачков (53) 681.3 (088.8) (56) Авторское свидетельство СССР

У 571917 кл, Н 04 В 3/46, 1977.

Авторское свидетельство СССР

У 1146679, кл. G 06 F 11/22, 1982. (54) ГЕНЕРАТОР ТЕСТОВ (57) Изобретение относится к автоматике и вычислительной технике и м.б. использовано в устройствах контроля блоков с памятью. Цель изобретения— расширение области применения за

„.SU, 1361561 счет возможности изменения длины формируемой последовательности. Генератор содержит генератор 1 псевдо» случайных кодов (ГПК), блок 2 синхронизации, счетчик 3 адреса, блок

4 памяти, регистр 5 сдвига, регистр

6, триггер 7. Начальное состояние генератора тестов неопределенное.

Это произвольное значение с ГПК пое ступает на информационные входы счетчика 4, начиная с этого значения адреса до конечного, адрес из блока памяти информации переписывается в регистр сдвига. Выходная последовательность формируется так, что одновременно может изменяться сигнал только одного иэ разрядов выходов Ф регистра 6, 3 ил. 1 табл.

13615

Генератор работает следующим образом.

При включении генератора тестов счетчики 3,13 и 14, триггер 7 и блок

4 памяти устанавливаются в случайное, заранее неопределенное состоя- 40 ние. Счетчик 14 блока 2 изменяет свое состояние после каждого импульса, поступающего с седьмого выхода блока 16 постоянной памяти, в сторону увеличения. Появление единицы на выходе старшего разряда счетчика 14 запрещает прохождение импульсов с выхода синхрогенератора 8 на вход счетчика 13 через элемент ИЛИ 10 и разрешает прохождение импульсов от 50 синхронизатора 8 через элементы И 9 и ИЛИ 11 и 12. Одновременно единичный сигнал с выхода счетчика 14 устанавливает, триггер 7 в нулевое состояние на инверсном выходе. Уровень логического "нуля" присутствует на информационном входе блока 4 памяти, на вход записи которого поступают импульсы с выхода элемента ИЛИ 12, Изобретение относится к вычислительной технике и может быть исполь- зовано для формирования испытательных сигналов при контроле функциони5 рования и диагностике неисправностей цифровых объектов.

Цель изобретения — расширение области применения за счет возможности изменения длины формируемой последо- 1р вательности.

На фиг.1 изображена схема генератора; на фиг.2 — пример технической реализации блока синхронизации; на фиг.3, — временные диаграммы работы блока синхронизации.

Генератор тестов (фиг.1) содержит генератор ) псевдослучайных кодов, блок 2 синхронизации, счетчик 3 адреса, блок 4 памяти, регистр 5 сдвига, 2и регистр 6 и триггер 7 с установочным входом

Блок синхронизации (фиг.2) содержит синхрогенератор 8, элемент И9, элементы ИЛИ 10-12, адресный счетчик 25

13, суммирующий счетчик 14, кнопку

15 "Пуск" и блок 16 постоянной памяти.

Блок 4 памяти может быть реализован на элементе памяти 565РУ2, блок 3о

16 постоянной памяти — на элементе

К556РТ5, запрограммированном в соответствии с таблицей.

61 2

Импульсы с выхода элемента ИЛИ 11 синхронизации проходят на суммирующий вход счетчика 3, изменяя выходной код, поступающий на адресные входы блока 4 памяти. Таким образом, после включения генератора тестов и установки на выходе старшего разряда счетчика 14 уровня логической "единицы" происходит обнуление блока 4 памяти за счет циклического изменения адресов и записи по всем адресам нулевых значений.

Для работы генератора тестов в режиме формирования испытательных сигналов необходимо на входах задания начального кода счетчика 14 установить начальный код, Разность макси» мапьного кода счетчика 14 и заданного начального кода определяет число выходных сигналов генератора тестов, формируемых в процессе работы. При кратковременном нажатии на кнопку "Пуск" сигнал нулевого уровня сбрасывает в нулевое состояние счетчик 14 и обнуляет регистр 5 сдвига, регистр 6 и устанавливает в начальное состояние генератор 1 псевдослучайных кодов. При переходе из нулевого состояния в единичное на входе

1 записи начального кода счетчика 14 происходит запись начального кода.

Одновременно запрещается прохождение импульсов от синхрогенератора 8 на выход элемента И 9 и разрешается прохождение импульсов на счетный вход счетчика 13 через элемент И 10.

Выходной код счетчика 13 изменяется после каждого импульса и поступает на адресные входы блока 16 постоянной памяти. B блоке 16 постоянной памяти записана информация таким образом, что по нулевому адресу содержится слово, содержащее нули во всех разрядах, по первому — единицу в первом разряде и нули в остальных, по второму — единицу во втором разряде и нули в остальных, по третье».. му — единицу в третьем разряде и нули в остальных, далее комбинации пов торяются, начиная с записанной по первому адресу, до адреса и, кратного трем. По и+1 адресу записано слово, содержащее нули во всех разрядах, по n+2 адресу записано слово, содержащее единицы в первом, втором и четвертом разрядах„ по и+3 адресу— единицы в первом и пятом разрядах, по n+4 адресу — единицы в первом и

3 36 шестом разрядах, по n+5 (последнему) адресу записано слово, содержащее единицы в первом и седьмом разрядах. В остальных разрядах слов по адресам с n+2 по n+5 записаны нули.

Таким образом, в первом такте работы генератора тестов через элемент ИЛИ

11 с первого выхода блока 16 постоянной памяти поступает единичный сигнал, проходящий на суммирующий вход счетчика 3 и изменяющий его выходной код. Во втором такте работы формируется сигнал на втором выходе блока

16 постоянной памяти, поступающий на вход выборки кристалла блока 4 памяти. Информация, записанная по уста.-. новленному ранее счетчиком 3 адресу, появляется на выходе блока 4 памяти и последовательном информационном входе регистра 5 сдвига. На синхровход регистра 5 сдвига в следующем такте работы поступает сигнал, формируемый на третьем выходе блока 16 постоянной памяти, и сдвигает инфор- мацию с последовательного информационного входа регистра 5 сдвига в его младший разряд. За и тактов работы устройства содержимое блока 4 памяти полностью переписывается в регистр 5 сдвига. Импульс с выхода переполнения счетчика 3, формируемый в n+1 такте работы, поступает на входы синхронизации регистра 6 и генератора 1 псевдослучайных кодов и осуществляет запись содержимого регистра 5 сдвига в выходной регистр

6, одновременно изменяя на следующее состояние генератора 1 псевдослучайных кодов. В и+2 такте работы код генератора 1 псевдослучайных кодов записывается в адресный счетчик 3 импульсом, формируемым на четвертом выходе блока 16 постоянной памяти, и поступает на адресные входы блока

4 памяти, на вход разрешения выборки кристалла которого в этом же такте поступает сигнал, формируемый на втором выходе блока 16 постоянной памяти. Информация, записанная по адресу, заданному генератором 1 псевдослучайных кодов, появляется на выходе блока 4 памяти и поступает на информационный вход О-триггера.

На синхровход 0-триггера в n+3 такте работы поступает сигнал, формируемый на пятом выходе блока 16 постоянной памяти. Информация с выхода блока 4 памяти фиксируется триггером. В сле1561 дующем n+4 также работы на вход записи блока 4 памяти поступает сигнал, формируемый на шестом выходе блока

l6 постоянной памяти. В блок 4 памя5 ти по адресу, заданному генератором

1 псевдослучайных кодов, записывается информация с инверсного выхода

D-триггера т.е. содержимое ячейки памяти инвертируется. В и+5 такте работы генератора тестов появляется сигнал, поступающий на вход сброса счетчика 3 и обнуляющий его. Сигнал сброса формируется на седьмом выходе

)5 блока 16 постоянной памяти и одновременно поступает на вход сброса счетчика 13 и суммирующий вход счетчика

14. Счетчик 13 обнуляется. Содержимое счетчика 14 увеличивается на единицу.

Далее повторяется процесс выборки содержимого блока 4 в регистр 5 сдвига и записи в регистр 6, Таким образом, предлагаемое устройство позволяет изменять длину форми25 руемой последовательности в требуемых пределах. Выходная последовательность формируется так, что одновременно может изменяться сигнал только одного из разрядов выходной шины. формула изобретения

Генератор тестов, содержащий генератор псевдослучайного кода, счетчик адреса, блок памяти, блок синхронизации регистр сдвига, причем разрядные

35 выходы счетчика адреса соединены с адресными входами блока памяти, о тл и ч а ю шийся тем, что, с целью расширения области применения

40 за счет возможности изменения длины формируемой последовательности, генератор содержит триггер и регистр, причем выходы генератора псевдослучайного кода соединены с информацион45 ными входами счетчика адреса, суммирующий вход которого соединен с первым выходом блока синхронизации, второй выход которого соединен с входом разрешения блока памяти, вы5р ход которого соединен с информационным входом регистра сдвига и D-входом триггера, инверсный выход которо-, го соединен с информационным входом блока памяти, синхровход которого соединен с третьим выходом блока синхронизации, четвертый выход которого соединен с синхровходом регистра сдвига, разрядные выходы которого соединены с информационными входами рес

Ад в в

О О О О О О О

1 О О О О О О

О 1 О О О О О

О О О О

О О

1 О О О О О О

О 1 О О О О О

О О 1 ° О О О О

О О

1 О .О О О

О О О О О О О и+2

1 ) О 1 О

О О

1 О О О 1 О О

1 О О О О 1 О и+3

n+4

1 О О О О и+5

О 1

5 1361561 6 регистра, выходы которого являются разрешения генератора псевдослучайвыходами генератора, пятый выход бло- ного кода и инверсным входом сброса ка синхронизации соединен с входом регистра сдвига, седьмой и восьмой записи счетчика адреса, выход заема

5 выходы блока синхронизации соединены которого соединен с входами синхрони- с входом сброса счетчика адреса и зации генератора псевдослучайного единичным входом триггера соответсткода и регистра, инверсный вход сбро- венно, синхровход которого соединен са которого соединен с шестым выхо- с девятым выходом блока синхронизадом блока синхронизации, с входом 1р ции.

1361561

l4ui561

° ° °

° ° °

Уиа Ю

Составитель Н. Сиротская

Техред А.Кравчук

Редактор В.Бугренкова

Корректор Н,Король

Заказ 6292/49

Подписное

Тираж 671

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г.ужгород, ул.Проектная, 4