Логическое запоминающее устройство

 

Изобретение относится к области вычислительной техники и может быть применено для реализации систем логических функций и построения цифровых функциональных преобразователей. Цель изобретения - повышение надежности и упрощение устройства. Устройство содержит дешифратор, группу элементов И, m матричных накопителей, m групп сумматоров по модулю два и m коммутаторов. При подаче на входы элементов И двоичных переменных х, , Т и на входы дешифратора двоичных переменных х , , х„ (где п - разрядность адреса устройства) на выходах устройства реализуется система булевых функций f,, f. 1 з.п. ф-лы, 1 ил. со ел QD 00

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧ ЕСНИХ

РЕСПУБЛИК (19) (И) Ai (S1) 4 С 11 С 15/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3775286/24-24 (22) 23.07.84 (46) 15 ° 12.87. Бюл. У 46 (72) Л.Б. Авгуль, В.Д. Козюминский, С.М. Терешко и В.А. Мищенко (53) 681,327(088.8) (56) Зарубежная электроника, 1982, Р. 4, с. 67-79.

Авторское свидетельство СССР

Р 1146730, кл. G 11 С 15/00, 1983. (54) ЛОГИЧЕСКОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО (57) Изобретение относится к областивычислительной техники и может быть применено для реализации систем логических функций и построения цифровых функциональных преобразователей.

Цель изобретения — повышение надежности и упрощение устройства. Устрой.ство содержит дешифратор, группу элементов И, m матричных накопителей, m групп сумматоров по модулю два и m коммутаторов. При подаче на входы элементов И двоичных переменных х, х„ „ и на входы дешифратора двоичных переменных х „ „+,, х „ (где n — разрядность адреса устройства) на выходах устройства реализуется система булевых функций f f 1 з.п. ф-лы, 1 ил.

1359801

Изобретение относится к вычислительной технике и может быть применено для реализации систем логических функций и построения цифровых функциональных преобразователей.

Цель изобретения — повышение надежности и упрощение логического запоминающего устройства.

На чертеже изображена структурная 10 схема устройства.

Устройство содержит дешифратор 1, группу элементов И 2, матричные накопители 31 в 3„„ группу сумматоров по модулю два 4, — 4 и коммутаторы 1В

5„ -5, и-k адресных входов устройства,(n - разрядность адреса) подключены к входам 6 элементов И 2, оставшиеся k адресных входов — к входам 7 дешифратора l. Выходы 8,-8„„ коммута- 20 торов 5, -5,являются выходами устройства. Каждый коммутатор содержит группу элементов И 9, сумматор по модулю два 10.

Логическое запоминающее устройство работает следующим образом.

Любая. булева функция и переменных

f(x„,х„) может быть представлена в виде

30 (х „, x„) = ф (х,х„Вх „ср (х, х, ), где с (и (p — некоторые булевы функции (n-1)-й переменной.

Все ш логических фУнкций 2.((х,,х„), реализуемые соответственно на выходах 8„-8 устройства, разлагаются согласно выражению (i) по и-k переменным, тогда каждой функции

f;(x, х „) (1=1, m) соответствует 40 система из 2 функций p, (х > к+, х„) (j=1, 2" ). В накопитель 3; заносятся без повторения только невзаимоинверсные функции k переменных (; . Каждый накопитель 3 имеет 4>

2 ячеек. В q-й ячейке хранятся q-e разряды (Ч=1,2 ) всех занесенных функций ;„ . Причем каждая занесенная функция (; занимает свой столбец в накопителе 3;.

Таким образом, переменные, поступающие на вход 7 дешифратора 1, определяют номер разряда функций

n-k переменные, по которым разлагаются функции f; поступают на входы (1-K

1=, > С(,»к элементов И 2, где формиусZ руются всевозможные конъюнкции рангов г=2, и-k из пбступающих перемениых х(х„

Сумматоров по модулю два 4; столько, сколько записано функций Ч; накопителя 3, . Обозначим это число р

1 1

Тогда число элементов И 9, в коммутаторе 5 также равно р . Причем выход

1 3

s-ro сумматора (s=1, р; ) по модулю два из группы 4; подключен к второму входу s-ro элемента И 9„ коммутатора.

5, . Первый вход s-го элемента И 9; подключен к з-му выходу накопителя

3;, т.е. к некоторой функции с ;

Входы s-ro элемента неравнозначность из группы 4, соединены с выходами тех элементов И 2, реализуемые которыми конъюнкции соответствуют таким

Ц>;, чт.о ц«; = с ; или «у, = q) ° . Если ранг конъюнкции равен единице, то на вход s-ro сумматора по модулю два поступает соответствующая переменная. !

Первые входы сумматора по модулю два 10, соединены с выходами элементов И 2 из условия:

h-K ч"" = Ц> з, )=1,2, з=1, р

Таким образом, при подаче двоичных переменных х,, х„ „ на вход 6 и х х„ на вход 7 устройства на

И К+( его выходах 8,-8ы реализуется система булевых фувкций й,, f .

Формула изобретения

1. Логическое запоминающее устройство, содержащее дешифратор, матричный накопитель и коммутаторы, информационные входы которых соединены с выходами матричного накопителя, причем входы дешифратора являются одними из адресных входов устройства, о т л и ч а ю щ е е с я тем, что, с целЬю упрощения и повышения надежности устройства, в него введены группы сумматоров по модулю два и группа элементов И, входь1 которых являются другими адресными входами устройства, а выходы соединены с входами сумматоров по модулю два ( групп и первыми управляющими входами коммутаторов, выходы которых являются выходами устройства, вторые управляющие входы коммутаторов соединены,с выходами сумматоров по модулю два соответствующей группы, выходы дешифратора соединены со входами матричного накопителя. 1359801

Составитель В. Рудакеэ

Редактор Н. Слободяник Техред Л.Сердюкова

Корректор А. Ильин, Заказ 6157/51 Тираж 588

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий.

113035, Москва, Ж-35, Раушская наб., д. 4/5

Подписное

О

Производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4

2. Устройство по п.1, о т л и— ч а ю щ е е с я тем, что каждый коммутатор содержит элементы И и сумматор по модулю два, выход которого является выходом коммутатора, первые входы являются первыми управ" ляющими входами коммутатора, вторые входы соединены с выходами элементов

И, первые входы которых являются ин" формационными входами коммутатора, вторыми управляющими входами которого являются вторые входы элементов И.