Цифровой калибратор фазы

 

Изобретение относится к информационно-измерительной технике и может быть использовано в устройствах фазовых измерений. Цель изобретения - повышение точности и уменьшение , дискретности воспроизведения фазового сдвига в широком диапазоне частот - достигается за счет введения микропроцессорного вычислителя 2 и счетчика 4, а также введения новых фуьшциональных связей. Цифровой калибратор , кроме того, содержит блок 1 установки, широкодиапазонный генератор 3, два канала 5 и 6 формирования сдвинутых по фазе синусоидальных сигналов, состоящие из блоков 7 и 8 сравнения кодов, цифроаналогопвых 9 и 10 и аналого-цифровых И и 12 преобразователей, арифметических блоков 13 и 14, управляемых фильтров 15 и 16 нижних частот, блоков 17 и 18 выборки и запоминания, регулируемых источников 19 и 20 постоянного напряжения, сумматоров 21 и 22 и блоков 23 и 24 оперативной памяти. Использование предлагаемого калибратора в сравнении с известным позволяет повысить точность задаваемого фазового сдвига до 0,001, довести дискретность регулирования разности фаз до , обеспечить автоматическую проверку фазометрических устройств, использовать только стандартные элементы и обеспечить высокую технологичность устройства 1 ил. (Л оо Сд к о ю

C0lO3 СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУбЛИН (дц g. G 01 R 25/04

LN>3;-., ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОбРЕТЕНИЙ И ОТКРЫТИЙ (21) 4029801/24-21 (22) 26.02.86 (46) 15.11.87.Бюл. У 42 (71) Башкирский государственный университет им.40-летия Октября (72) В.М.Сапельников, А.Д.Максутов и В.В.Тарасов (53) 621.317.77 (088.8) (56) Авторское свидетельство СССР

Р 834596, кл. G 01 R 25/04, 1978.

Авторское свидетельство СССР

11 - 798891, кл. G 01 R 25/04, 1979. (54) ЦИФРОВОЙ КАЛИБРАТОР ФАЗЫ (57) Изобретение относится к информационно-измерительной технике и может быть использовано в устройствах фазовых измерений. Цель изобретения— повышение точности и уменьшение, дискретности воспроизведения фазового сдвига в широком диапазоне час-i тот — достигается за счет введения микропроцессорного вычислителя 2 и счетчика 4, а также введения новых фуьп<циональных связей. Цифровой ка„„Я0„„1352402 д1 либратор, кроме того, содержит блок

1 установки, широкодиапазонный генератор 3, два канала 5 и 6 формирования сдвинутых по фазе синусоидальных сигналов, состоящие из блоков 7 и 8 сравнения кодов, цифроаналого вых 9 и 10 и аналого-цифровых 11 и 12 преобразователей, арифметических блоков 13 и 14, управляемых фильтров 15 и 16 нижних частот, блоков 17 и 18 выборки и запоминания, регулируемых источников 19 и 20 постоянного напряжения, сумматоров

21 и 22 и блоков 23 и 24 оперативной памяти. Использование предлагаемого калибратора в сравнении с известным позволяет повысить точность задаваемого фазового сдвига до 0,001 довести дискретность регулирования разности фаз до 10, обеспечить ав» томатическую проверку фазометрических устройств, использовать только стандартные элементы и обеспечить высокую технологичность устройства

1 ил.

1 ) 3524

Изобретение относится к информационно-измерительной технике, в частности к фазовым измерениям.

Цель изобретения — повышение точ"

5 ности и уменьшение дискретности воспроизведения фазового сдвига в широком диапазоне частот.

На чертеже приведена структурная схема устройства. 1р

Цифровой калибратор фазы соцер-! жит блок 1 установки, который соединен с входом микропроцессорного вычислителя 2, выход которого соединен с управляющим входом широкодиапазонного генератора 3, последовательно соединенного со счетчиком

4, и два канала 5 и б формирования сдвинутых по фазе синусоидальных сигналов, состоящие соответственно из 2р блоков 7 и 8 сравнения кодов (БСК), цифроаналоговых преобразователей

IIPJI 9 н 10, аналого-.цифровых преобразователей АЦП 11 и 12, арчфметических блоков 13 и 14, управляемых 25 фильтров 15 и 16 нижних частот (ФНЧ), блоков 17 и 18 выборки и запоминания (БВЗ), регулируемых источников

19 и 20 постоянного напряжения (ИПН), сумматоров 21 и 22 и блоков 23 и 24 3д оперативной памяти (БОП),.причем первые вход блока 7 (8) сравнения кодов и вход блока 23 (24) оперативной памяти соединены с выходом микропроцессорного вычислителя 2, а выход счетчика 4 соединен с адресным входом блока 23 (24) оперативной памяти, выход которого соединен с входом ЦАП 9 (10) и с вторым входом блока 7 (8) сравнения кодов, один вы- щ ход которого связан с арифметическим блоком 13 (14), а другой — с блоком

17 (18) выборки и запоминания, последовательно соединенным с ЛЦП 11 (12), арифметическим блоком 13 (14) и ФНЧ 15 (16), второй вход которого соединен с выходом ЦАП 9 (10), а выход ФНЧ 15 (16) соединен с первым входом сумматора 21 (22), выход которого соединен с вторым входом блока 17 (18) выборки и запоминания, при зтем второй выход арифметического блока 13 (14) через регулируемый источник 19 (20) постоянного напряжения соединен с вторым входом сумматора 21 (22), выход которого является выходом канала.

Микропроцессорный вычислитель (МПВ), построенный на базе микропро02 цессорного комплекта, соединен с блоком оперативной памяти таким образом, что исключает влияние вычислительного блока на быстродействие прибора, которое полностью определяется быстродействием блока оперативной памяти и на два порядка больше, чем у микропроцессорного вычислителя. При таком соединении после загрузки блока оперативной памяти необходимыми данными прибор работает без участия МПВ, что позволяет получить

МПВ такие функции, как контроль и регулировка выходных параметров прибора, их автоматическое изменение по заданной программе и т.п.

Устройство работает следующим образом.

Информация о разности фаз у и частоте выходных сигналов F, содержащаяся в блоке 1 установки, считывается микропроцессорным вычислителем 2, который в зависимости от программы вычисляет N значений

У, = V(x) У = u (х+ e), где требуемая разность фаз, а N - число энач ений функции, необходимых для аппроксимации одного периода колебаний с требуемым значением коэффициента нелинейных искажений. Для получения выходного сигнала синусоидальной .формы вычисляются значения

У,, = sin(x), \, = sin(х + ), где х = 2Л Ft:, и записываются в БОП 23 и 24 первого и ьторого каналов соответственно. При вычислении этих значений из их числа МПВ 2 находит минимальные абсолютные значения и их коды («и К „записывает соответственно в один из регистров БОК 7 и 8.первorо и второго каналов. 3атем микропроцессорный вычислитель 2 выдает код частоты на управляющий вход широкодиапазонного генератора

3, частота которого равна Г = F N.

Тактовая частота поступает на счетчик 4, формирующий адреса БОП 23 и 24 первого и второго каналов. На вьг<одах БОП 23 и 24 присутствуют изменяющиеся во времени коды функции

Y u Y которые поступают соответственно на входы ЦАП 9 и 10. На выходах ЦАП 9 и 10 формируются два аппроксимированных ступенчато-синусоидальных напряжения с регулируемой разностью фаз. Из этих напряжений управляемыми фильтрами 15 и 16 нижз 135 них частот выделяют основные гармоники, которые поступают через сумматоры 21 и 22 на выходы калибратора.

Вследствие подключения комплексных нагрузок к выходным клеммам калибратора,.дрейфа параметров элементов в его узлах, изменения частоты выходных сигналов, а также статических и динамических погрешностей формирования дискретных приращений выходных сигналов появляются дополнительные фазовые сдвиги сигналов и посто— янное напряжение смещения. При этом выходные напряжения калибратора можно представить в виде:

861„,,= =U „+ V„sin(x+ л щ) р быхов Uî2+ П2 61П ((х+ )+ лЦ, I, где О, U, u,, ау - соответственно постоянные составляющие и дополнительные фазовые сдвиги выходных напряжений калибратора.

Устранение этих постоянных составляющих и дополнительных фазовых сдвигов выходных сигналов в каждом канале цифрового калибратора производится следующим образом, Напряжение U<< „,„ поступает на вход блока 17 выборки и запоминания, в котором производится запоминание значений напряжения в моменты времени, определяемые блоком 7 сравнения кодов,. который сравнивает коды с выхода блока 23 onеративной памяти с наименьшим кодом К,, записанным в одном из регистров БСК 7. В момент совпадения кодов выдается сигнал разрешения на блок 17 выборки и запоминания, а сам код поступает на вход арифметического блока 13.

За период запоминаются два значения напряжений:

Б U«+ U, зп q U„sin ау, яо где U о и U „— значения напряжений, Во соответствующие фазам

0 и 180о.

Значение U„sin ц соответствует минимальному коду К

2402

С помощью аналого-цифрового преобразователя 11 напряжения V, и U, оo, преобразуются соответственно в коды

К и К,, Арифметический блок 13

+ К „, а затем производит сложение и вычитание кодов К и К, в резуль160 тате чего на его выходах формируются суммарный К и разностный Ко коды .

Кр Ко К оо поэтому достигается высокая точность установки абсолютных значений фаза» вого сдвига в диапазоне частот от тысячных долей герца до десятков мегагерц, а также высокая точность формирования синусоидальной формы выходных сигналов; обеспечить его широкое применение для автоматической поверки фазометрических устройств, так как устройство, выполнен. ное на базе микропроцессора, является источником сигналов с программно-регулируемыми амплитудой, частотой, формой и фазовым сдвигом; использовать в приборе только уни45

Из этих выражений следует, что коды К, и К пропорциональны соответственно постоянной составляющей U и дополнительному фазовому сдвигу выходного напряжения и ц, . Код Ко

20 управляет напряжением регулируемого источника 1 9 по с тоян ног о напряжения, поступающим на вход смещения сумматора 21, таким образом, чтобы выполнялось условие U - О. Код К р изме25 няет значение фазового сдвига, внОсимого управляемым фильтром 15 нижних частот, таким образом, чтобы выполнялось условие л „ — О. Аналогично производится коррекция .напряЗо же U

Применение изобретения позволяет повысить точность задаваемого фазового сдвига до 0,001, так как применение микропроцессорного вычислителя позволяет вычислять значения

35 ступеней аппроксимации с большой точностью; расширить частотный диапазон выходного сигнала и довести дискретность регулирования разности

40 фаз до (10 )",так как число ступеней аппроксимации изменяется только программно в зависимости от частоты выходного сигнала и требуемого коэффициента нелинейных искажений, 1352402

Составитель M.Kàòàíoâà

Редактор Л.Веселовская Техред Л.Олийнык

Корректор А.Тяско

Заказ 5562/44 Тираж 730 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д.4/5

Производственно-полиграфическое предприятие, г.Ужгород, ул. Проектная, 4 фицированные стандартные элементы, не требующие дополнительной настройки, что обеспечивает высокую технологичность устройства,.

Формула изобретения

Цифровой калибратор фазы, содержащий блок установки, широкодиапазопьп) генератор и два канала формирования сдвинутых по фазе синусоидальных сйгналов, каждый из которых содержит цифроаналоговый преобразователь, сумматор, регулируемый источI ник постоянного напряжения и последовательно соединенные блок выборки и запоминания, аналого-цифровой преобразователь, арифметический блок и фильтр нижних частот, второй вход которого. соединен с выходом цифроаналог оВ ог о пре образов ателя, .а выход фильтра нижних частот соединен с первым входом сумматора, выход которого соединен с первым входом блока выборки и запоминания, а второй выход арифметического блока через регулируемый .источник постоянного напряжения соединен с вторым входом сумматора, отличающийся тем, ч;о, с целью повышения точности и уменьшения дискретности воспроизведения фазового сдвига в широ5 ком диапазоне частот, в него введены счетчик и микропроцессорный вычислитель, вход которого соединен с выходом блока установки, а выход — с управляющим входом широкодиапазонного генератора, выход которого последовательно соединен с входом счетчика, при этом в каждый из каналов формирования двух сдвинутых по фазе сигналов введены блок оперативной памяти и блок сравнения кодов, причем первый вход блока сравнения кодов и вход блока оперативной памяти соединены с выходом микропроцессорного вычислителя и являются входом .соответствующего канала формирования, а выход счетчика соединен с адресным входом блока оперативной памяти каждого канала формирования, выход которого соединен с входом цифроанау5 логового преобразователя и с вторым входом блока сравнения кодов, первый выход которого соединен с вторым входом арифметического блока, а второй — с вторым входом блока выборки и запоминания.