Устройство для формирования признаков распознаваемых образов

 

Изобретение относится к области автоматики и вычислительной техники и может использоваться для обработки изображений. Введение в устройство блока вычисления модуля разности позволяет повысить надежность распознавания образов. 2 ип. оо to 00 00 оо

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

А1 (19) (ll) (sD 4 С 06 К 9 36

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А ВТОРСНОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4066001/24-24 (22) 27. 03, 86 (46) 07.08.87. Бкл. № 29 (72) Л.В.Петров, В.П.Ляшев и И.Н.Ковалерова (53) 681.327. 12(088.8) (56) Патент США № 3863218, кл. 340146, 3, опублик. 1975.

Авторское свидетельство СССР

¹ 1145355, кл. G 06 К 9/36, 1985 ° (54) УСТРОЙСТВО ДЛЯ ФОРМИРОВАНИЯ ПРИЗНАКОВ РАСПОЗНАВАЕМЫХ ОБРАЗОВ (57) Изобретение относится к области автоматики и вычислительной техники и может использоваться для обработки изображений. Введение в устройство блока вычисления модуля разности позволяет повысить надежность распо. знавания образов. 2 ил.

1328830

35

Изобретение относится к автомати,ке и вычислительной технике и может быть использовано для обработки изображений.

Цель изобретения — повышение надежности устройства..

На фиг.1 представлена блок-схема устройства; на фиг.2 — схема блока вычисления модуля разности. 1О

Устройство содержит первый и второй интеграторы 1 и 2, формирователь

3 сигнала, аналого-цифровой преобразователь 4, блок 5 вычисления модуля разности, первый блок 6 памяти, первый и второй элементы И 7 и 8, третий счетчик 9,первый счетчик 10, третий элемент И 11, генератор 12 импульсов, второй счетчик 13, дешифратор

14, четвертый элемент И 15, второй и 2д третин блоки 16 и 17 памяти первой группы, четвертый, пятый и шестой блоки 18-20 памяти второй группы, первый, второй и третий умножители

21-ЙЗ первой группы, четвертый, пятый 25 и шестой умножители 24-26 второй груп-. пы, первый и второй интеграторы 1 и 2 первой группы, седьмой и восьмой интеграторы 27 и 28 второй группы, третий — шестой интеграторы 29-32 второй группы.

Блок вычисления модуля разности содержит пятый и шестой элементы И

33 и 34, первый триггер 35, первый и второй регистры 36 и 37, первый коммутатор 38, первый элемент 39 задержки, первый узел 40 постоянной памяти, четвертый счетчик 41, второй триггер 42, третий триггер 43, седьмой-десятый элементы И 44-47, первый, 4О второй, третий и четвертый узлы 48-51 оперативной памяти, второй коммутатор 52, второй узел 53 постоянной памяти, второй элемент 54 задержки,сумматор 55, третий регистр 56, одиннад- 45 цатый элемент И 57, Устройство работает следующим образом.

По сигналу "Пуск" устанавливаются в исходное состояние счетчики 9 и 13; 5О

При поступлении сигнала Начало строки" на первый вход счетчика 13 генератором импульсов вырабатывается последовательность импульсов, которая проходит через элемент И 7 на управляющие входы аналого-цифрового преобразователя (АЦП), блока 5 и блока

6. В.блоке вычисления модуля разности последовательно для всех точек изображения осуществляется в заданных направлениях сканирования для каждых двух соседних элементов разложения как по строкам, так и по стол. бцам, вычисление модуля разности по формуле

+ IZ,,; — Z;,<,1, К 1 Z 1 1 Z где Z. — значение яркости элемен1J та разложения изображения; — номер строки; — номер столбца.

Это значение записывается в блоке 6 памяти по адресу, который формируется счетчиком 9 при поступлении на era вход через элемент И 8 импульсов. После перебора всех значений адреса с выхода счетчика 9 появляется сигнал переноса, которых поступает на вход счетчика 13 режимов, изменяет его состояние на 01 и переводит работу устройства во второй цикл.

При этом активируется единичный выход дешифратора 14, который разрешает про. хождение импульсов со счетчика 10 через третий элемент И на третий счетчик и через четвертый элемент И на первые входы интеграторов для управления записью информации, Работа АЦП и блока вычисления модуля разности блокируется, блок 6 памяти работает в режиме считывания. С era выхода выдается последовательность значений координат, которые поступают на входы блоков 16 и 17 памяти, на выходах которых формируются квадрат (блок

16 памяти) и куб (блок 17 памятй) значений модуля разности сигналов.

Значения кодов из счетчика 9 поступают на входы блоков 18-20 памяти, на выходах которых формируются квадрат (блок 18 памяти), куб (блок 19 памяти) и четвертая степень (блок 20 памяти) значений координаты каждого ,элемента разложения. С выхода блока

16 памяти коды поступают на первые входы .умножителей 21 и 22 и на первый вход интегратора 1, С выхода блока 17 памяти-коды поступают на первые входы умножителей 23-26 и на первый вход интегратора 2, Коды,с второго выхода счетчика 9 поступают на вторые входы умножителей 21 и 23. С выходов блока 18 памяти коды поступают на вторые входы умножителей 22 и

24. С выхода блока 19 памяти коды поступают на второй вход умножителя 27. з 13288

После проведения всех тактов суммирования на выходах интеграторов формируются, значения признаков иэображения.

Блок вычисления модуля разности работает следующим образом.

При поступлении на третий вход блока сигнала "Пуск" устанавливаются в исходное состояние первый, второй и третий триггеры, первый и второй регистры, четвертый счетчик и третий регистр. При этом на инверсном выходе первого триггера устанавливается логическая единица, а на прямых выходах второго и третьего триггеров логический ноль.. Содержимое первого и второго регистров, четвертого счетчика и третьего регистра становится равным нулю. Логическая единица с инверсного выхода первого триггера посту- 20 пает на вход пятого элемента И, и на вход запрета шестого элемента И.Затем информация поступает на информационные входы первого и второго регистров. На второй вход блока поступает 25 сигнал стробирования. На выходе элемента И 33 формируется импульс, кото рый, поступая на счетный вход первого регистра, записывает в него информацию. Импульс стробирования по- 30 ступает также и на второй вход элемента И 34, но информация не заносится во второй регистр. Содержимое первого и второго регистров поступает на первый и четвертый входы первого

35 коммутатора ввиду того, что на его второй вход и третий вход запрета поступает логический ноль, а на его выходной шине появится содержимое первого регистра. Кроме этого, содер- 4О жимое первого и второго регистров поступает на адресные входы первого узла постоянной памяти, в результате чего на выходной шине последнего формируется модуль разности двух чисел.

Стробирующий сигнал, поступив на счетный вход счетчика 41, формирует на его выходе первый адрес, который поступает на адресные входы всех че- 50 тырех узлов оперативной памяти. Выходная информация первого коммутатора поступает на информационные входы первого и четвертого узлов оперативной памяти, а информация модуля разности из первого узла постоянной памяти поступает на информационные входы второго и третьего узлов 7 оперативной памяти. Стробирующий сигнал

30 с выхода первого элемента задержки поступает на первые входы элементов

И 44-47, но только на выходе элементов И 44 и 46 формируется импульс, который, поступая на третьи входы второго и четвертого узлов оперативной памяти, запишет информацию. По окончании записи второй и четвертый узлы оперативной памяти установятся в режим считывания по адресу записи.

Считанная информация первого и четвертого узлов оперативной памяти поступает на адресные входы второго узла постоянной памяти, а считанная информация второго и третьего узлов оперативной памяти поступает на первый и четвертый входы второго коммутатора, так как на прямом выходе второго триггера присутствует логический ноль, который поступает на второй и третий входы запрета второго коммутатора, а на его выходе формируется выходной код третьего узла оперативной памяти. На выходе второго узла постоянной памяти формируется модуль разности двух точек по столбцам, а во второй узел памяти запишется модуль разности двух точек по строке (нечетной). С выхода второго узла постоянной памяти и второго коммутатора информация поступает на входы сумматора, а на его выходе формируется сумма модуля разности двух точек по строкам и модуля разности двух точек по столбцам. Сумма этих двух модулей разности поступает на вход регистра 56. На выходе второго элемента задержки формируется импульс, который поступает на первый вход элемента И 57, но ввиду того, что на пря— мом выходе третьего триггера присутствует логический ноль, который поступает на второй вход элемента И 57, то на счетном входе регистра 56 разрешения записи не появится. Так как до окончания первой, строки и начала второй третий триггер будет иметь

;на прямом выходе логический ноль, то информация, поступающая на информационный вход регистра 56, не фиксируется. Импульс с выхода второго элемента задержки поступит на счетный вход первого триггера и по заднему фронту переведет его в единичное состояние. В этом случае вторая (четная) информация записывается во второй регистрр.П ервый коммутатор пропустит на свой выход информацию второго регистра °

7 . 13288 рого соединен со своим ифнормационным входом, с управляющими входами первого коммутатора и с вторыми входами пятого и шестого элементов И, выходы 5 которых соединены с входами синхронизации первого и второго регистров, информационные входы которых являются информационным входом блока, выходы первого и второго регистров соединены 1р с адресными входами первого узла постоянной памяти и с информационными входами первого коммутатора, выход которого соединен с информационными входами первого и четвертого узлов 15 оперативной памяти, информационные входы второго и третьего узлов оперативной памяти соединены с выходом первого узла постоянной памяти, адресные входы первого, второго, тре30 тьего и четвертого узлов оперативной памяти соединены с первым выходом чет вертого счетчика, второй выход кото-рого соединен со счетными входами второго и третьего триггеров, инвер сный выход второго триггера соединен со своим ифнормационным входом, прямой выход третьего триггера соединен с вторым входом одиннадцатого элемента И, выход которого соединен с входом синхронизации третьего регистра, выходы седьмого, восьмого, девятого и десятого элементов И соединены с управляющими входами четвертого,первого, второго и третьего узлов оперативной памяти,. выходы первого и чет- вертого узлов оперативной памяти со-. единены с адресными входами второго узла постоянной памяти.

Риг-1

1328830

Составитель Л.Глотов

Редактор В.Патрушева Техред И.Попович Корректор Jl.Бескид

Заказ 3489/51

Тираж 672 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д.4/5

Производственно-полиграфическое предприятие, r".Óæãoðoä, ул.Проектная,4