Устройство для кодирования информации
Изобретение может быть исполь-. зовано для защиты дискретной информации от ошибок. Цель изобретения - упрощение устройства путем исключения регистра кода полинома, блока выбора старшего разряда полинома и элемента ИЛИ. Устройство содержит блок 1 памяти , К-разрядный регистр 2, блок 3 элементов И, многовходовой сумматор 4 по модулю два, регистр 5 сдвига, ключ 6, блок 7 управления. 1 ил. (Л С оо to СП
СОЮЗ СО8ЕТСНИХ
СОЦИАЛ ИСТИЧЕСНИХ
РЕСПУБЛИК (5D 4 Н 03 М 13/00 ((1 (ОПИСАНИЕ ИЗОБРЕТЕНИЯ
К ABTOPCHOMY СВИДЕТЕЛЬСТВУ
ГОСУДАРСТ8ЕННЫЙ НОМИТЕТ СССР
ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3668310/24-09 (22) 28.11.83 (46) 30.07.87. Бюл. 9 28 (71) Каунасский политехнический институт им. Антанаса Снечкуса (72) А.С.Стасюнас и 10.Ю.Амбразеюс (53) 621.394.14(088.8) (56) Кассами Т. Теория кодирования.
Мир, )978, с.385-391.
Авторское свидетельство СССР
У 1083385. кл. Н 03 M 13/00, 1982..Я0»132 295 А1 (54) УСТРОЙСТВО ДЛЯ КОДИРОВАНИЯ ИНФОРМАЦИИ (57) Изобретение может быть исполь-. зовано для защиты дискретной информации от ошибок. Цель изобретения — упрощение устройства путем исключения регистра кода полинома, блока выбора старшего разряда полинома и элемента
ИЛИ. Устройство содержит блок 1 памяти, К-разрядный регистр 2, блок 3 элементов И, многовходовой сумматор
4 по модулю два, регистр 5 сдвига, ключ 6, блок 7 управления. 1 ил.
1 13272
Изобретение относится к системам передачи информации и может быть использовано для защиты дискретной информации, передаваемой по каналам ! связи, от ошибок.
Цель изобретения — упрощение устройства путем исключения регистра кода полинома, блока выбора старшего разряда полинома и элемента ИЛИ.
На чертеже представлена структурная электрическая схема устройства для кодирования информации.
Устройство для кодирования информации содержит блок 1 памяти, К-ра рядный регистр 2, блок 3 элементов И, многовходовой сумматор 4 по модулю два, регистр 5 сдвига, ключ 6, блок
7 управления.
Устройство для кодирования информа-2р ции работает следующим образом.
Перед началом кодирования двоичные сигналы Р . (j=l,2...Ê), соответстК-1 вующие значениям коэффициентов обра- 25 зующего полинома Р(х) циклического кода и записанные в блок 1 памяти, представляются в К-разрядном регистре
2 в виде К-разрядного двоичного сигнала. Каждый разрядный,цвоичный сиг- ЗО нал Р„» (j=1,2,...К) поступает на первый вход соответствующего элемента И блока 3 элементов И и обуславливает для заданного образующего полинома
Р(х) прохождение разрядных д1зоичных (!1
35 сигналов S „ .(j=1,2...K) регистра 5
К-j сдвига на многовходовой сумматор 4 по модулю два, т.е. элементы И блока
3 элементов И перемножают разрядные (il 40 сигналы S к на Рк, и образуют двоичные сигналы V . =Р„. S .(j=l,2...К) (!1
К-1 к1 К1 9 которые суммируются по модулю два между собой. — 1 2,...ш .
Зти сигналы поступают на вторые входы блока Э элементов И и участвуют при образовании последующих двоичных сигналов на выходе многовходового сумматора 4 по модулю два. (> () 1к S!-„=g!-1.O+ Pq-1 Ч11, !
Ч =.g О+ Р„„$(!" 10+ ... С+3 р $(-"!Ñ+) Р $(1= . К-1
@ОР ч О ()Р ч ОРч ный сигнал q . (i=1,2,...m) на выхо55 де многовходового сумматора 4 по модулю два является двоичным сигналом частного от деления этих сигналов и по окончании каждого такта вводится в регистр 5 сдвига и запоминается в
Таким образом, по входу поступления информационных двоичных сигналов
g .(i=1 2,,m) происходит их делеФ-з ние на К-разрядный двоичный сигнал
К-разрядного регистра 2. Образовавшийся на каждом такте деления двоич95 2
Перед началом кодирования регистр
5 сдвига находится в.исходном нулевом состоянии. Его разрядные сигналы (1) (i1
S . и двоичные сигналы V . блока 3
К-j К-j элементов И ра1зны нулю.
Во время кодирования информационные сигналы g . (i=1,2...m; m.)< K) поочередно поступают на один из входов многовходового сумматора 4 по модулю два, являющегося входом устройства, и на каждом такте i (i=.1,2...m) своего поступления суммируются с двоичными сигналами Фк (j=l,2...Ê) элементов И блока 3. В результате этого на выходе многовходового сумматора 4 по модулю два образуются двоичные сигналы q .(i--1,2,...m). На первом !!1- такте двоичный сигнал Ч ». на выходе многовходового сумматора 4 по модулю два равен первому информационному двоичному сигналу g, т.е. ч -.= аm!
После первого и последующих тактов по сигналу, поступающему синхронно с информационными двоичными сигналами с первого выхода блока 7 управления на сдвигающий вход регистра 5 сдвига, двоичные сигналы q .(i
1,2,:..m) через замкнутый во время их образования ключ 6 вводятся в этот регистр и, сдвигаемые на каждом последующем также на один разряд, образуют разрядные двоичные сигналы (!1
S 1, (j=1,2,...К) этого регистра, опК-1 (!1 ределяемые как $, = Ч
3 1327295 4 течение последующих К-тактов. налу, поступающему с первого выхода
После окончания m-го такта К числа блока 7 управления на сдвигающий вход последних двоичных сигналов находит- регистра 5 сдвига, осуществляется ся в регистре 5 сдвига и в дальнейшем сдвиг содержимого этого регистра на
5 участвует при образовании провероч- один разряд. Разрядные двоичные сигных двоичных сигналов г (i (1)
М.- налы Б,, (=1,2,...К) этого регистра, 1,2,...К), в течение дополнительК" ) У э определяемые на 1-м дополнительйом ных К-тактов. такте как
Начиная с m+1-го, т.е. первого lð дополнительного такта, по сигналу, S =q „ (i=1,2,...К) (11
К-1 1- поступающему с второго выхода блока поступают на вторые входы блока 3
7 управления, ключ 6 размыкается, элементов И, на первые входы которых обратная связь прерывается и поступпостоянно поступают разрядные двоичление двоичных сигналов с выхода мно- 1В ные сигналы Р„ . (1=1,2,...К) с выхода говходового сумматора 4 по модулю к- (3 1 э ° ° ° )
К-разрядного регистра 2. два на информационный вход регистра
5 сдвига прекращается. По окончании Выходные сигналы г„; (д=1,2,...К) этого и последующих тактов, по сиг- определяются как
= r„„q, 0+P, q,0+ ° 0+Р,q ->0+PîЧ.-i
= Р,„Ь ЖР,S yo+....P+P З ®Р В
Эти сигналы поочередно снимаются с выхода многовходовоro сумматора 4 по модулю два, начиная с в+1-такта в течение дополнительных К-тактов.
30 формула изобретения
Составитель с;.Осмоловский
Редактор И.Касарда. Техред Л.Сердюкова Корректор Л.Пилипенко
Заказ 3399/55 Тираж 901 Подписное
ВНИИПИ Государственного комитета СССР по делам изобретений и открытий
113035, Москва, Ж-35, Раушская наб., д.4/5
Производственно-полиграфическое предприятие,г.ужгород,ул.Проектная,4
Устройство для кодирования информации, содержащее последовательно соединенные блок памяти, К-разрядный Зб регистр и блок элементов И, а также блок управления, о т л и ч а ю щ е— е с я тем, что, с целью упрощения устройства путем исключения регистра кода полинома, блока выбора старшего 4б разряда полинома и элемента ИЛИ, введены последовательно соединенные многовходовой сумматор по модулю два, первый вход которого является информационным входом устройства, выходом которого является выход многовходового сумматора по модулю два, ключ и регистр сдвига, при этом выходы блока элементов И подключены к соответ,— ствующим входам многовходового сумматора по модулю два, а первый и второй выходы блока управления подключены соответственно к управляющему входу ключа и сдвигающему входу регистра сдвига, выходы которого подключены к вторым входам блока элементов И.
