Ячейка памяти для регистра сдвига

 

Изобретение относится к области вычислительной техники. Целью изобретения является повышение помехоустойчивости и увеличение быстродействия ячейки памяти для регистра сдвига. Поставленная цель достигается тем, что в схему введены первый и второй ключевые транзисторы, эмиттеры которых соединены с импульсным источником питания, коллекторы соединены с п-базами тиристоров, а базы являются информационными входами ячейки памяти. 3 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

А1 (51) 4 С 11 С 11/40 г„° . г

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 2029730i24-24 (22) 31.05.74 (46) 30.07.87. Бюл. ф 28 (75) В.А.Смолянский (53) 681.327.66 (088.8) (54) ЯЧЕЙКА ПАМЯТИ ДЛЯ РЕГИСТРА СДВИГА (57) Изобретение относится к области вычислительной техники. Целью изобретения является повышение помехоустой„„SU„;, 132718 чивости и увеличение быстродействия ячейки памяти для регистра сдвига °

Поставленная цель достигается тем, что в схему введены первый и второй ключевые транзисторы, эмиттеры которых соединены с импульсным источником питания, коллекторы соединены с п-базами тиристоров, а базы являются информационными входами ячейки памяти.

3 ил.

1327

Изобретение относится к вычислительной технике и может быть исг«ользовано для создания быстродействующего сдвигового регистра с высоким

5 уровнем помехоустойчивости.

Целью изобретения является повышение помехоустойчивости и увеличение быстродействия ячейки памяти для регистра сдвига. 10

На фиг,1 показана принципиальная схема и структура ячейки памяти; на фиг.2 — формы импульсов сдвига (уп.— равления сдвигом); на фиг.3 — конструкция активной структуры.

На фиг.1 обозначено. 1 — первый тирнстор> 2 — BtopoH TIIpHcTop> 3 первый тиристор второй ячейки памяти, 4 — анодная р-область, 5-8 — дополнительные р-области, 9 — эмиттер пер20 вого ключевого транзистора, 10 — пбаза, 11 — р-база, 12 — n+-эмиттер, 13— шунт, 14-30 — резисторы, 31, 32, 33-36— шины импульсного питания и управления, 37 — вход "0", 38 — вход "1"; 39, 40 — 2 выходы "0" и "1" второй ячейки памяти регистра.

Сдвиговый регистр работает следующим образом.

f?a один их входов первого тирис- З0 тора подают импульс записи "1" (на вход 38) или "0" (на вход 37). Этот импульс устанавливает структуру 1 в соответствующее состояние. Затем на. тактовую шину 33 подают первый им— пульс. Этот импульс при выключенной структуре 1 ("0") через резистор 26 устанавливает второй тиристор в выключенное состояние. При включенной структуре 1 ("1") этот импульс через 40 резистор 28 устанавливает второй тиристор во включенное состояние (по.дача одновременного с этим импульса через резистор 26 не влияет на включенное состояние, так как ток 45 через резистор 26 ввиду наличия включенного дополнительного и-р-и-транзистора не может вызвать заряд барьерных емкостей С1, С2) . При подаче второго импульса сдвига на шину 35 записанное состояние перецается: на первый тиристор второй ячейки памяти.

Одновременно возможна подача сигнала записи на входы первого тиристора первой ячейки памяти.При частоте сдвига порядка нескольких килогерц нет необходимости в подаче вторь«х импульсов питания, так как записанные состояния возобновляются в структурах 1, 186

2,3 через время, меньшее в несколько раз времени разряда емкостей Cl, С2 через р-п-переходы (для планарных р-и-переходов сопротивление утечки весьма велико и составляет 10З««

10 Ом). Однако если по каким-либо причинам частота сдвига уменьшается иг««« сдвиг прекращается, то записанная информация разрушается, если не будут на первые или вторые тиристоры поданы пары импульсов питания. При подаче импульсов питания только на первые или вторые ячейки памяти сдвиг записанного числа прекращается и ячейка переводится в режим ожидания.

B случае, если шина 31 подсоединена к источнику с нулевым потенциалом. уровень помехоустойчивости по входу

38 це превышает величины порядка

0,5 В. Таковь« же уровни помехоустойчивости по входам 1 каждого тиристора в устройстве. Для повышения помехоустойчивости потенциал шины 31 может быть выбран положительным. Однако при подаче импульса на вход 38 е«л««ости эмиттерного и коллекторного р-и-переходов основной структуры (р-n-p-n) разряжаются не до нуля, как ранее, а до некоторого потенциала положительной полярности.

Введение областей 6, соединенных через резисторы с шиной 32 положительного потенциала, позволяет после

«ь«««ульсов„ включающих р-и-р-п-структуру (4, 10, 11, 12), или после импульсов, частично экстрагирующих неосповные носители заряда, поданных

«а шины 34 и 36, завершить экстракцию неосновных носителей заряда, не дожицаясь их самопроизвольной рекомбинации. Это позволяет следующий импульс сдвига подать раньше, т.е, увеличить частоту сдвига. Амплитуду напряжения на шине 32 следует выбирать с учетом зависимости на фиг.2 так, чтобы напряжение включения структуры

1 в состояние "1" бь«ло менее амплиt туд импульсов на шинах 33 и 35.

Формула из об ре тения

1 Ячейка памяти для регистра сдвига, содержащая .первый и второй тиристоры, первые аноды которых являются первым и вторым информационными входами ячейки памяти, первый и второй, третий и четвертый ограничительные элементы, первые выводы которых сое1327186 динены с вторым и третьим анодами первого тиристора и с вторым и третьим анодами второго тиристора, а вторые выводы ограничитеЛьных элемен5 тов соединены соответственно с первой, второй, третьей и четвертой тактовыми шинами ячейки памяти, первый и второй нагрузочные элементы, пер— вые выводы которых соединены соответ- о ственно с катодом первого и катодом второго тиристоров, а вторые выводы нагрузочных элементов соединены с общей шиной ячейки, первый и второй, третий и четвертый развязывающие эле- 15 менты, первые выводы которых соединены соответственно с катодом и третьим анодом первого тиристора и с катодом и третьим анодом второго тиристора, вторые выводы первого и второго развязывающих элементов соединены соответственно с четвертым и вторым информационным входами ячейки памяти, а вторые выводы третьего и четвертого развязывающих элементов являются пер- 25 вым и вторым информационными выходами ячейки памяти, о т л и ч а ю щ а я— с я тем, что, с целью повышения помехозащищенности и увеличения быстродействия ячейки памяти, в нее введены первый и второй ключевые транзисторы, базы которых являются соответственно третьим и четвертым информа-. ционными входами ячейки, эмиттеры первого и второго ключевых транзисторов соединены с импульсным источником питания, а коллекторы первого и второго ключевых транзисторов соединены с соответствующими и-базами тиристоров.

2. Ячейка памяти по и. 1, о т л ичающая с я тем, что, с целью повышения помехоустойчивости и увеличения быстродействия ячейки памяти, в нее введены пятый и шестой ограничительные элементы и первый и второй шунтирующие элементы, а первый и второй тиристоры содержат четвертый анод, причем первые выводы пятого и шестого ограничительных элементов соединены соответственно с четвертым анодом первого и четвертым анодом второго тиристоров, вторые выводы пятого и шестого ограничительных элементов соединены с вторым импульсным источником питания, а первые и вторые выводы первого и второго шунтирующих эле-. ментов соединены соответственно с катодом и р- азой соответствующих тиристоров.

1327186

9718. Г

Составитель Б.Венков

Техред Л.Олийнык

Редактор И.Рыбченко

Корректор Т.Колб

Тираж 589

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Заказ 3404/49

Подписное

Производственно-полиграфическое предприятие, r.Óæãîðoä, ул.Проектная,4