Вычислительное устройство

 

Изобретение относится к вычислительной технике и может найти применение при построении быстродействующих универсальных ЭВМ. Цель изобретения - повьппение быстродействия устройства при выполнении двоично-десятичных операций. Вычисли- , тельное устройство содержит п соединенных по цепи переноса операционных блоков 1, первый и второй регистры 8, 9, дешифратор 10, счетчик 12. Операционный блок включает в себя запоминающий узел (для хранения таблиц сложения и умножения), первый и второй мультиплексоры, с первого по четвертый регистры. Цель изобретения достигается благодаря введению первого и второго регистров, счетчика и дешифратора. 4 ил., 2 табл.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

27118 A i

<19) (11) (51)4 С 06 F 15/00

/pe.

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4037140/24-24 (22) )8.03.86 (46) 30.07.87. Бюл. № 28 (71) Андроповский авиационный технологический институт (72) М.А. Гладштейн (53) 68).325(088.8) (56) .Авторское свидетельство СССР

¹ 1083198, кл. G Об F 15/00, 1982.

Авторское свидетельство СССР № 1113805, кл. G 06 F 15/00, 1984. (54) ВИЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО (57) Изобретение относится к вычислительной технике и может найти применение при построении быстродействующих универсальных 3ВМ. Цель изобретения — повышение быстродействия устройства при выполнении двоично-десятичных операций. Вычисли,тельное устройство содержит п соединенных по цепи переноса операционных блоков 1, первый и второй регистры 8, 9, дешифратор 10, счетчик

12. Операционный блок включает в себя запоминаюп,ий узел (для хранения таблиц сложения и умножения), первый и второй мультиплексоры, с первого по четвертый регистры. Цель изобретения достигается благодаря введению первого и второго регистров, счетчика и дешифратора. 4 ил., 2 табл.

1 132

Изобретение относится к вычислительной технике и может найти применение при построении быстродействующих универсальных ЭВМ, работающих в двоично-десятичной системе счисления.

Целью изобретения является повышение быстродействия.

На фиг.l представлена функциональная схема предлагаемого устройства; на фиг.2 †. функциональная схема четырехбитного операционного блока; на фиг.3 — граф-схема выполнения операции сложения; на фиг.4 — граф-схема выполнения операции умножения.

Устройство (фиг.l) содержит п операционных блоков 1, первую группу 2 входов кода операции, информационные входы 3, информационные выходы 4, выход 5 переноса, вход 6 переноса, вход

7 синхронизации, первый 8 и второй 9 регистры, дешифратор 10, третью группу 11 входов кода операции, счетчик

12, выход 13 признака окончания умножения, вход 14 строба, вторую группу

15 входов кода операции.

Операционный блок (фиг.2) содержит запоминающий узел 16, вход 17 чтения, первый вход 18 кода операции, вход

19 переноса, выход 20 переноса, первый 21 и второй 22 мультиплексоры, вторую группу 23 входов кода операции, первый-четвертый регистры 24-27, третий информационный вход 28, первый информационный вход 29, второй информационный вход 30, входы 31 синхронизации, информационный выход 32.

Устройство работает следующим образом.

Реализация операций обеспечивается путем выполнения последовательности микрокоманд, генерируемых устройством управления машины, в состав которой входит предлагаемое устройство.

Связь устройства управления с предлагаемым осуществляется через вход

14, первую группу 2 входов кода операции, вход 6 переноса, третью, группу ll входов хода операции, вторую группу 15 входов кода операции. Код, устанавливаемый на этих входах устройством управления в каждом такте машинного времени, представляет собой микрокоманду. Каждая микрокоманда сопровождается синхроимпульсом по входу 7 синхронизации. Предлагаемое устройство формирует для устройства управления ряд признаков: признак

7118

2 переноса, поступающий на выход 5 переноса, и признак окончания умножения, поступающий на выход 13 признака окончания умножения. Операнды в

1. предлагаемое устройство поступают из памяти машины через информационный вход 3 устройства, а результаты операций передаются в память через выходы 4 устройства.

Устройство при выполнении операции сложения и умножения в двоично-десятичном коде работает следующим образом.

Для реализации операций сложения и умножения содержимое запоминающего узла !6 должно соответствовать данным табл.1. В табл.1 принято шестнадцатиричное кодирование по группам разрядов. Группы разрядов обозначены в табл.1 следующим образом: А1 — группа адресных входов; А2 — первый адресный вход; АЗ вЂ” второй адресный вход; А4 — третий адресный вход; СО второй информационный выход (перенос); Р. — первый информационный выход (результат).

Работа устройства при выполнении операции двоично-десятичного заносится в регистр 26 благодаря формированию импульса на третьем выходе дешифратора 10 в соответствии с кодом операции на вход 11 (см.табл.2).

Заключительной является микрокоманда выдавать результат на выход", 35 которая необходима для записи суммы в память машины. При этом на управляющие входы второго мультиплексора 22 поступает код 2 (см.табл.2), благода40 ря чему выходы регистра 26 коммутируются на информационные выходы 32 операционного блока 1. С этих выходов код суммьr поступает на выходы 4 устройства для занесения в память.

Работа устройства при выполнении операции двоично-десятичного умножения соответствует микропрограмме, приведенной на фиг.4. Коды микрокоманд приведены в табл.2. Вначале вы— полняется подготовительная операция.

Очистить регистр 26 и счетчик 12.

1(При этом на входах 11 кода операции устанавливается код 3 = 011 (см. табл.2), в результате чего синхроимпульс с входа 7. сихронизации посту55 пает на третий выход дешифратора 10.

Этот импульс поступает на второй вход синхронизапии регистра 26. Поскольку на вход чтения запоминающего узла 16 з 1 32711 через вход 17 операционного блока с входа 14 поступает сигнал логического нуля (см.табл.2), на выходах запоминающего узла 16 устанавливаются нулевые уровни. В результате в -ре- 5 гистр 26 заносится нулевой код. Совпадение сигнала логического нуля на инвертирующем входе сброса счетчика

12 симпульсом, поступающим с третьего выхода дешифратора 10 на вход синхро- 10 низации счетчика 12, вызывает сброс последнего. Затем последовательно выполняются микрокоманды "Разместить множимое в регистре 24" и "Разместить множитель в регистре 27". Эти микро- 15 команды выполняются аналогично микрокомандам "Разместить 1-й операнд в регистре 24" и "Разместить 2-й oneранд в регистре 27" ° Основной цикл умножечия начинается выполнением микроко— манды "Сдвинуть множитель и очистить второй регистр 9". В течение всего цик— ла умножения на входе 14 устройства поддерживается уровень логической единицы (см.табл,2) с целью блокиро- 25 вания сброса счетчика 12.

Для обеспечения сдвига множителя на входы управления второго мультиплексора 22 подается код 1, а на входы 11 кода операции — код 5. В резуль-30 тате этого код цифры множителя из регистра 27 i-ro операционного блока 1 заносится в регистр 27 (i-1)-го операционного блока 1 через вторые ин-с формационные входы 30 операционных блбков 1. Код из первого операционного блока 1 фиксируется в первом регистре 8, а код из второго регистра 9 записывается в и-м операционном блоке l. Кроме того, второй регистр 9 при этом очищается. Все это обеспечивается синхроимпульсом, поступающим при исполнении этой микрокоманды с пятого выхода дешифратора 10. Этот же импульс производит инкрементирование 45 счетчика 12 для учета очередного ис,полнения тела цикла умножения. Затем выполняется микрокоманда Занести младшие разряды частичного произведения в регистр 25". В соответствии с кодом управления мультиплексорами на входах 15 устройства первый мультиплексор 21 подключает к второму адресному входу запоминающего узла 16 код множимого из регистра 24, а второй, ìóëüòèïëåêñîð 21 — к третьему адресному входу третий информациойный вход

28, на который поступает код очередной цифры множителя из первого реги8 4 стра 8. На группу адресных входов (см. табл.2) поступает логическая единица, а на первый адресный вход— ноль, что соответствует выборке из запоминающего узла 16 младших разрядов частичных произведений (см. табл.1). Выборка поддерживается активным сигналом на входе 14. Третья группа 11 входов кода операции обеспечивает формирование импульса на втором выходе дешифратора 10 и занесение младших разрядов произведения в регистр 25. Затем выполняется микрокоманда "Сложить с суммой частичных произведений в регистре 26".

Сложение выполняется так же, как при выполнении микрокоманды лСложить и занести результат в регистр 26", только в операции участвуют операнды из 25 и 26 регистров, причем результат заносится в последний. После сложения выполняется микрокоманда Сдвинуть сумму частичных произведений".

Эта микрокоманда реализуется аналогично микрокоманде "Сдвинуть множи*тель и очистить второй регистр 9", при этом в операции участвует сумма частичных произведений, расположенная в регистре 26, а импульс формируется на четвертом выходе дешифратора 10 (согласно коду табл.2). Поэтому инкремент счетчика 12 не производится, а код младшей цифры суммы частичных произведений фиксируется во втором регистре 9 для передачи в регистр множителя при очередном сдвиге последнего. Затем выполняется микрокоманда "Занести старшие разряды частичного произведений в регистр 25",.

Выполнение этой микрокоманды аналогично выполнению микрокоманды "Занести младшие разряды частичного произведения в регистр 25" с той лишь разницей, что при этом устанавливается код переноса на первом адресном входе запоминающего узла 16, что соответствует выборке старших разря-< дов произведения (см.табл.l).

Микрокоманда "Сложить с суммой частичных произведений в регистре

26" — дубликат описанной микрокоманды. Микрокоманда "Умножение закончег. но" в операционном устройстве никаких действий не реализует; в этом такте управляющее устройство анали-. зирует уровень сигнала на выходе 13 признака окончания умножения. Пос-. кольку счетчик 12 инкрементируется в каждом цикле умножения, то после и

l 3271 Я 5 циклов он переполняется и изменяет сигнал на выходе 13. Если зта ситуация еще не наступила, то умножение не закончено и управляющее устройство сложения соответствует граф-схеме микропрограммы сложения (см.&иг.3,1.

Каждый блок этой схемы соответствует одной микрокоманде и выполняется за один такт. Коды микрокоманд приведены в табл.2. Код первого операнда поступает из памяти машины на информационный вход устройства 3 и при выполнении микрокоманды Разместить

1-й операнд в регистре 24 заносится в указанный регистр. Это обеспечивается тем, что на третьей группЕ

ll входов кода операции присутствует код )< = 00! (согласно данным

2 табл.?), и синхроимпульс, поступивший на вход синхронизации 7 устройства, проходит на первый выход дешифратора )О. С этого выхода импульс по-. ступает на входы синхронизации регистров 24 всех операционных блоков I, Аналогично исполняется микрокоманда

"Разместить 2-й операнд в регистре

27". При этом формируется синхроимпульс на шестом выходе дешифратора

10 в соответствии с кодом микрокоманды (см.табл.2). В соедующем такте выполняется операция Сложить и занести результат в регистр 26". При этом на управляющий вход первого мультиплексора 21 подается код 1 и на управляющие входы второго с мультиплексора

22 также подается код 1 (см.табл.2).

В результате этого на второй адресный вход запоминающего узла 16 поступает код 1-го операнда из регистра 24, а на третий вход — коц 2-го операнда из регистра 27. На адресный вход запоминающего узла 16 поступает перенос из младше.го операционного блока 1, а на группу адресных входов— код операции О (см.табл.2), что соот- ветствует операции сложения (см. табл.1). Благодаря активному уровню сигнала на входе 14, поступающему на входы 17 всех операционных блоков 1, активируются выходы запоминающего уз.па 16, и результат слоя<ения формируется в виде переноса СО и кода результата в соответствии с данными габл.l. Перенос поступает на вход 19 переноса старшего операционного блока 1, а код результата переходит к повторению цикла умножения, начиная с микрокоманды 54. В противном случае

55 следующей выполняется микрокоманда

"Сдвинуть множитель вправо". Необходимость в таком действии возникает, потому, что младшие разряды произведения по мере сдвига множителя размещаются в его регистре. Поскольку сдвиг суммы частичных произведений ведется в другое время, цифры с младших разрядов произведения передаются в регист множителя через второй регистр 9. Для окончательной упаковки в регистр мноягителя при этом приходится выполнять дополнительно микро-: команду "Сдвинуть множитель вправо".

Она выполняется так же, как микрокоманца "Сдвинуть множитель и очистить второй регистр 9".

Последние микрокоманды "Выдать . старшие разряды результата на выход и Выдать младшие разряды результата на выход" обеспечивают передачу на выходы устройства 4 содержимого регистров 26 и 27 соответственно.

Добавляя в содержимое запоминающего узла 16 коды результатов других операций (при этом происходит расширение первой группы адресных входов— увеличение разрядности входов 18 кода операции), можно настроить предлагаемое устройство на выполнение любых арифметико-логических операций. формулаизобретения

Вычислительное устройство, содержащее и операционных блоков, (где п = М/К,M — разрядность операндов, .

К -разрядность операционного блока), первые группы входов кода, операции которых объединены и являются первой группой входов кода операции устройства, первые информационные входы операционных блоков являются информационными входами устройства, информационные выходы операционных блоков являются информационными выходами устройства, вход переноса устройства соединен с входом переноса первого операционного блока, выход переноса

1-го операционного блока соединен с входом переноса (If)) ãо операционного блока (i = 1,2,...,n-)), выход переноса и-го операционного блока яв-, ляется выходом переноса устройства, информационный выход (i+1)-го операционного блока соединен с вторым информационным входом ..-го операционного блока, вторые группы входов ко! 327118

20 устройства, информационный выход пер-25

30 чем с первого по шестой входы синхро- р5 ниэации блока подключены соответстда операции операционных блоков объединены и подключены к второй группе входов кода операции устройства, о тл и ч а ю щ е е с я тем, что, с целью повышения быстродействия, оно дополнительно содержит первый и второй регистры, счетчик и дешифратор, причем третья группа входов кода операции устройства соединена с информационными входами дешифратора, с первого по шестой выходы которого подключены соответственно к входам с первого; п<" шестой синхронизации с первого по п-й операционных блоков, вход синхронизации устройства соединен со стробирующим входом дешифратора, кроме того, пятый выход дешифратора соединен с входом синхронизации первого регистра, входом сброса второго регистра и счетным входом счетчика, третий выход дешифратора соединен с входом синхронизации счетчика, выход переноса которого является выходом признака окончания умножения вого операционного блока соединен с информационными входами первого и второго регистров, четвертый выход дешифратора соединен с входом синхрониэации второго регистра, выход которого соединен с вторым информационным входом п-го операционного блока, выход первого регистра соединен с третьими информационными входами с первого по и-й операционных блоков, вход строба устройства соединен с входом строба с первого по и-й операционных блоков и с входом сброса счетчика.

2. Устройство по п.1, о т л и— ч а ю щ е е с я тем, что операционный блок содержит запоминающий узел, с первого по четвертый регистры, первый и второй мультиплексоры, при10

40 венно к входу синхронизации первого регистра, входу синхронизации второго регистра, первому и второму входам синхронизации третьего регистра, первому и второму входам синхронизации четвертого регистра, третий информационный .вход блока соединен с первым информационным входом второго мультиплексора, первый информационный вход блока соединен с информационным входом первого регистра и с вторым ин-х формационным входом четвертого реги". стра, выход которого соединен с вторым информационным входом второго мультиплексора, первая группа входоВ кода операции блока соединена с

/ группой адресных входов запоминающего узла, первый информационный выход которого соединен с первым информационным входом третьего регистра и с информационным входом второго регистра, выход которого соединен с первым входом первого мультиплексора, вход переноса блока соединен с первым адресным входом запоминающего узла, второй информационный выход которого является выходом переноса блока, выход первого регистра. соединен с вторым информационным входом первого мультиплексора, выход которого соединен с вторым адресным входом запоминающего узла, вход разрешения чтения которого соединен с входом строба блока, второй информационный вход блока соединен с вторым информационным входом третьего регистра и с первым информацирнным входом четвертого регистра, выход третьего регистра соединен с третьим информационным входом второго мультиплексора, выход которого соединен с третьим адресным входом запоминающего узла и с информационным выходом блока, управляющие входы первого и второго мультиплексоров объединены и подключены к второй группе входов кода операции блока.

)327!!8

Таблиуа

Десятичное сложение при отсутствии переноса

Десятичное сложение при наличии переноса

П) () I IJ I

AI А2 А3 А4 COR AI А2 АЭ А4 COR

Al A2 АЭ А4 COR А! А2 АЭ А4 COR

О О О 1 О l О О 5 1 О б О 1 О 1 О 2 О 1

5 I О 7

5 2 О 8

0 0 0 2 02 0 0 5 2 07 0 1 0 2 03 0

О О О Э 03 О О 5 3 08 О 1 О 3 04 О I 5 3 09

000404005409010405015410

000505005510010506015511

0006060656110106070156 12

0007070057)201

0708015713

О 8 09 О 1 5 8 14,О О О 8 08 О О 5 8 i 3 О I

О О О 9 О 9 О О 5 9 ) 4 О 1 О 9 1 О О 5 9 I 5

О О 1 О О О О 6 О ) 6 О 1 1 О О 2 О I 6 О О 7

0 О I 1 0 2 0 0 6 1 0 7 0 1 1 1 О 3 0 1 6 1 О 8

12030062080112040 ° )6209

0 О

О О 1 3 04 О О 6 3 09 О 1 I 3 05 О I 6 3 10

О О 1 4 05 О О 6 4 1 О О 1 1 4 06 О 1 6 4 I 1

0015060065110))5070)6512

001607006612011608016613

001708006713011709016714

001809006814011810016815

О О 1 9 1 О О О 6 9 1 5 О 1 1 9 1 1 О 1 6 9 1 6

О О. 2 О О 2 О О 7 О О 7 0 1 2 О О 3 О E 7 О О 8

О О 2 1 03 О О 7 I 08 О I 2 1 04 О 1 7 1 09

002204007209012205017210

0023050073100123060)i 7311

О 0 2 4 06 О О 7 4 11.0 1 2 4 07 О li 7 4 12

0025070075113

002608007613012609017614

0027090077140.12710017715

О О О О О О О О 5 О 0 5 О 1 О О О I О l 5 О О 6

13271)8

Продолжение табл,) Десятичное сложение при наличии (1 3 ) j 117?

Десятичное сложение при отсутствии переноса

Аl А2 А3 А4 COR А! А2 АЭ А4 COR

AI А2 АЭ А4 COR AI А2 АЭ А4 COR

0 0 2 8 1 0 0 0 7 8 1 5 0 1 2 8 1 l 0 1 7 8 1 6

0 0 2 9 11 0 0 7 9 16 0 1 2 9 12 0 1 7 9 17

0 0 3 0 03 0 0 8 0 08 0 I 3 0 04 0 8 0 09

0 0 3 04 0 0 8 1 09 0 I 3 1 05 0 1 8 1 10

0 0 3 8 1 1 0 0 8 8 1 6 0 1 3 8 I 2 0 l 8

8 1 7

9 1 8

0 0 3 9 1 2 0 0 8 9 1 7 0 I 3 9 1 3 0 8

0040040090090)40050)9010

004105009)10014106019!11

0 0420600921)014207019212

0043070093120143080193 I Э

0 0 4 4 08 0 0 9 4 13 0 1 4 4 09 0 1 9 4 ) 4

0 0 4 6 I 0 0 0 9 6 I 5 0 I 4 6 I ) 0 1 9 6 1 6

0 0 4 7 I ) 0 0 9 7 1 6 0 1 4 7 1 2 0 9 7 I 7

0 0 4 8 2 0 0 9 8 7 0 ) 4 8 I 3 0 1 9 8 1 8

004913009918014914019919

1 0 0 0 00 1 0 5 0 00 1 1 0 0 10 1 5 0 10

100100105.105)10110115110

I 0 0 2 00 1 0 5 2 00

1 I 0 2 10 1 1 5 2 11 ! I 0 3 1 0 l 1 5 3 I

I 0 0 3 00 l 0 5 Э 05

I 0 0 4 00 ) 0 5 4 00 1 I 0 4 ) 0 1 1 5 4 I 2

I 0 0 5 00 I 0 6 5 05 1 1 0 5 10 1 I 5 5 12

0 0 3 2 05 0 0 8 2 10 0 I 3 2 06 0 ) 8 2 1

003306008311013307018312

003407008412013408018413

0 0 3 5 08 0 0 8 5 1 Э 0 l 3 5 09 0 I 8 5 4

0 0 3 6 09 0 0 8 6 4 0 3 6 E 0 0 8 6 15

0037100.087150137)1018716

) 3271) 8

))родолпенке табл.!

Jl ГТ I III I

Десятичное умножение: старшие разряды

1 " 1 " 1 " 1 -" 1.1 ЫГ..

Al А2 А3 А4 COR AI А2 А3 А4 COR Al

А4 COR

1 О О 6 О О 1 О 5 6 0 0 ) 1 О 6 О I l 5 б l 3

) О О 7 О О 1 О 5 7 О 5 1 1 О 7 l 0 I 1 5 1 3

1 О О 8 О О 1 0 5 8 0 0 I 1 0 8 1 0 1 1 5 8 1 4

1 О О 9 О О 1 О 5 9 О 5 1 1 О 9 1 О 1 I 5 9 1 4

1 0 ) 0 0 0 l 0 6 0 0 0 ) ) 1 0 1 0 ) I 6 0 1 0

1 О 1 ) О 1 1 О б ) О б l 1 1 1 I О I 1 6 1 I О

10)20210620211 I 2 l 01162 I 1

1 О 1 3 О 3 1,0 6 3 0 В 1 1 1 3 1 О 1 6 3 I I

I 01404106404 I l 14 I 01164)2

1 0 1 5 О 5 1 О б 5 О О 1 1 1 5 1 О 1 1 6 5 1 3

10106)066061116101)6613

) О E 7 07 1 О 6 7 02 1 1 7 I О 1 1 6 7 E 4

1 О 2 7 04 1 О 7 7 09 1 l 2 7 I 1 I 7 7 14

О 2 8 06 I О 7 8 06 ) 1 2 В 1 1 ) 1 7 8 ) 5

9 08 О 7 9 03 I 1 2 9 1 ) ) i 7 9 16

О О О 1 О В О О О 1 1 3 О 1 О 1 1 8 О l О. 1 О 2 !

1 О 3

1 О 3 I О 3 1 О 8 1 О В 1 3 ) 1 О 1 В l 1 О

l 032061082061)32)0! I 8211

l О 3 3 09 О 8 3 04 ) l 3 3 О 1 8 3 1 2

103402108402113411

1 8

4 I 3

I О 1 8 О 8 I О 6 8 О 8 ) ) ) 8 I О I 1 6 8 ) 4

101909)06904! I I 910116915

1 О 2 О 00 1 О 7 О 00 ) 2 О I О 1 1 7 О 16.

102!021071071)2!!0)171 IÔ

I О 2 2 04. ) О 7 2 04 1 ) 2 2 10 1 7 2 I 5

102306107301)123101173 12

) О 2 4 О 8 ) О 7 4 О В 1 2 4 1 О I 1 7 4 )1 2

)02500 I 075051 l 25;) I l )75!3

1 О 2 6 О 2 I О 7 6 О 2 I 1 2 6 ll 1 I 1 7 6 1 4

1327118

Продолжение табл. I

Десятичное умножение: старшие разряды частичных произведений

Десятичное умножение: младшие разряды частичных произведений

J1 (1 I T1t: Г

А4 COR А! А2 АЗ А4

AI А2 АЗ COR

А! А2 А3 А4 COR А I А2 АЗ А4 COR

1 0 3 5 05 1 0 S 5 00 1 3 5 l 1 1 I 8

5 I 4

) 0 3 6 08 1 0 8 6 08 I I 3 6 11 1 .I 8 .6 14

0 3 7 01 ) 0 8 7 06 1 1 3 7 12 1 8 7 5

1 0 3 8. 04 1 0 8 S 04 1 1 3 8 I 2 I 1 8 8 k6

1 0 3 9 07 I 0 8 9 02 I 1 Э 9 12 E 1 8 9 17

1 0 9

0 00 1 I 4 0 10 1 ) 9 0 10

1 0 4 0 0 0

1 0 4 1 04 1 0 9 09 I 1 4 1 10 1 9 I 10

1 0 4 2 08 1 0 9 2 08 1 4 2 E 0 ! 9 2 !

1 0 4 4 06 1 0 9 4 .06 l 4 4 11 1 1 9 4 13

1 0 4 5 00 ) 0 9 5 05 1 1 4 5 1 2 1 I 9 5 )4

1 0 4

1 0 4

6 04 I 0 9 6 04

612.119615

7 2 1 t 9 7 6

1 4

1 4

7 08 0 9 7 03

1 0 4 8 02 1 0 9 8 02 ! 4 8 3 1 1 9 8 t 7

10490610990111491311 9918

Таблица 2

Микропрограммы выполнения операций

I ложение двоична-десятичных чисел

0 0 1

Разместить 1-й операнд в регистре 24

Разместить 2-й операнд в регистре 27

Сложить и занести результат в регистр 26

Выдать результат на выход

104302109307) 4311119312.!

Продолжение табл. 2!

327! l 8

Операция

Входы управления кода бперазаписью операции ции

MC

RC

F

2 се

Умножение двоично-десятичных чисел

Очистить регистр 26 и счет- 0 0 0 чик 12

3 00

Разместить множимое в регист- 0 ре 24

00

Разместить множитель в регистре 27

10

02

02

Умножение закончено3

Сдвинуть множитель

01

Выдать младшие разряды результата на выход

Сдвинуть множитель и очистить регистр 9

Занести младшие разряды частичного произведения в регистр 25

Сложить с суммой частичных произведений в регистре 26

Сдвинуть сумму частичных произведений

Занести ст. разряды част. произведения в регистр 25

Сложить с суммой частичных произведений в пятом регистре 26

Выдать старшие разряды результата на выход

Первая группа входов

Вход переноса

Вторая

r руппа

ВХОДОВ кода

1327118

М

S9! 327!!Я

НАЧЕРНО ) Составитель А. Сошкин

Техред М.Дидщ Корректор А. Зимокосов

Редактор Л. Веселовская

Подписное

Заказ 4532 Тираж 672

ВНИИПИ Государственного комитета СССР по делам изобретений и о гкрытий

)13035, Москва, Ж-35, Раушская наб., д.4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4