Устройство для деления двоичных чисел

 

Изобретение относится к вычислительной технике и может быть использовано при разработке цифровых вычислительных машин . Целью изобретения являются расширение функциональных возможностей устройства за счет выполнения операции деления для чисел с произвольными знаками и уменьшение аппаратных затрат. В устройство, содержащее регистры делимого 2, делителя 7 и частного 18, сумматоры 3, 17 и коммутатор 4, введены блок 8 памяти, элементы 2И- 2ИЛИ 9-12, элементы ИЛИ 14-16 и дополнительный коммутатор 13. Деление выполняется для делимого X и делителя Y с произвольными знаками в обратном коде, причем 1, 1. Текуш,ий разряд частного может принимать значения 0; ±2; ±4. 1 ил. 00 tN3 сл 4 О) а

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (59 4 G 06 F 7 52

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCH0MV СВИДЕТЕЛЬСТВУ

7а /

1ж; у 3х (21) 3911444/24-24 (22) 12.06.85 (46) 23.07.87. Бюл. № 27 (71) Таганрогский радиотехнический институт им. В. Д. Калмыкова (72) В. Е. Золотовский и P. В. Коробков (53) 681.325 (088.8) (56) Авторское свидетельство СССР № 1119006, кл. G 06 F 7/52, 1981.

Авторское свидетельство СССР № 1008733, кл. G 06 F 7/52, 1981. (54) УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ ДВОИЧНЫХ ЧИСЕЛ (57) Изобретение относится к вычислительной технике и может быть использовано при

„„SU„„1325466 А 1 разработке цифровых вычислительных машин. Целью изобретения являются расширение функциональных возможностей устройства за счет выполнения операции деления для чисел с произвольными знаками и умень. шение аппаратных затрат. В устройство, содержащее регистры делимого 2, делителя 7 и частного 18, сумматоры 3, 17 и коммутатор

4, введены блок 8 памяти, элементы 2И—

2ИЛИ 9 — 12, элементы ИЛИ 14 — 16 и дополнительный коммутатор 13. Деление выполняется для делимого Х и делителя Y с произвольными знаками в обратном коде, причем 0(Х(1 э, 1/2(У(1. Текущий разряд частного может принимать значения 0;

+2; +4. 1 ил.

1325466

b- младших разрядов. Деление выполняо ется за и/2 циклов.

Формула изобретения

Изобретение относится к вычислител ной технике и может быть использован при разработке цифровых вычислительных машин.

Цель изобретения — расширение функциональных возможностей устройства за счет выполнения операции деления для чисел с произвольными знаками и уменьшение аппаратных затрат.

На чертеже представлена функциональная схема предлагаемого устройства.

Устройство содержит вход 1 делимого, регистр 2 делимого, первый сумматор 3, коммутатор 4, синхровход 5, вход 6 делителя, регистр 7 делителя, блок-8 памяти, четыре элемента 2И вЂ” 2ИЛИ 9 — 12, дополнительный коммутатор 13, третий 14, первый 15 и второй

16 элементы ИЛИ, второй сумматор 17, регистр 18 частного, выход 19 результата.

Делимое Х и делитель Y подаются на входы 1 и 6 с производным знаком в обратном коде, причем O(X(1- -.

Устройство работает следующим образом.

Делимое Х с входа 1 записывается в регистр 2. Выходы регистра 2 соединены с вхо дами сумматора 3 со сдвигом на два разряда в сторону старших разрядов. На вход сумматора 3 из коммутатора 4 может поступать кратное делителю +-2Y, +-4у. Новое значение остатка, формируемое в сумматоре

3, записывается в регистр 2. С входа 6 в регистр 7 записывается делитель Y. Прямой и инверсный выходы знакового разряда регистра 7 управляют элементами 9 — 12 и коммутатором 13. К информационным разрядам коммутатора 13 подключены выходы второго, третьего и четвертого разрядов регистра 7. Если Y) О, на вход коммутатора 13 проходят разряды Yq. Y», Y4 делителя не меняясь. Если Y(0, на выход коммутатора 13 проходят инверсии этих разрядов. На выходе блока 8 формируют сигналы U —

U fg управляюшие элементами 9--! 2, где формируются сигналы V i — Uq<. Обозначим адресные входы блока 8, подключенные к выходам регистра 2; Х., Х вЂ” Х, адресные входы, подключенные к выходам коммутатора 13, — Yq — Y». Тогда прошивка блока 8 описывается таблицей.

Сигналы Uzi — 14 4 управляют коммутатором 4 и, пройдя через элементы 14 — 16, поступают на входы сумматора 17.

Если U = 1, в сумматор 3 поступает

«+2Y», в сумматор 17 « — 2». Если Ugz=l, в сумматор 3 поступает « — 2У», в сумматор

17 «+2». Если U = 1, в сумматор 3 поступает «+4Y», в сумматор 17 « — 4». Если

U>4= 1, в сумматор 3 поступает « — 4», в сумматор 17 «+4». Выходы регистра 18 соединены с входами сумматора 17 со сдвигом на два разряда в сторону старших разрядов. На вход сумматора 17 поступают значения разрядов частного Z= 0; +2, +4 в обратном коде, сумматор 17 не содержит

Устройство для деления двоичных чисел, содержащее регистры делимого, делителя и частного, два сумматора, коммутатор, причем вход делимого устройства является первым информационным входом регистра делимого, вход делителя устроиства является информационным входом регистра делителя, выход регистра частного является выходом результата устройства, отличающееся тем, что, с целью расширения функциональных возможностей за счет выполнения операции деления для чисел с произвольными знаками и уменьшения аппаратных затрат, в устройство введены блок памяти, четыре элемента 2И вЂ” 2ИЛИ, три элемента ИЛИ и дополнительный коммутатор, причем выход -го разряда регистра делимого (где i= 2,3,...,n, и — разрядность операторов) соединен с (i — 2)-й разрядом первого информационного входа первого сумматора, второй информационный вход которого соединен с выходом коммутатора, -е разряды первого и второго информационных входов которого соединены с прямыми и инверсными выходами (i — 1)-х разрядов регистра делителя., прямой и инверсный выходы (— 2)-х разрядов которого соединены с третьим и четвертым информационными входами коммутатора, первый, второй, третий и четвертый управляющие входы которого соединены с выходами первого, второго, третьего и четвертого элементов 2И вЂ” 2ИЛИ соответственно, первые и вторые входы которых соединены с прямым и инверсным выходами соответственно зна кового разряда регистра делителя и с первым и вторым управляющими входами дополнительного коммутатора, первый и второй информационные входы которого соединены с прямым и инверсным выходами соответ40 ственно второго, третьего и четвертого разрядов регистра делителя, знаковый и пять старших разрядов регистра делимого соединены с первым адресным входом блока памяти, второй адресный вход которого соединен с выходом дополнительного коммутатора, выход первого сумматора соединен с вторым информационным входом регистра делимого, вход разрешения записи которого соединен с входом разрешения записи регистра частного и является синхровходом устройства, первый выход блока памяти соединен с третьими входами первого и второго элементов 2И вЂ” 2ИЛИ, четвертые входые которых соединены с вторым выходом блока памяти, третий выход которого соединен с третьими входами третьего и

5 четвертого элементов 2И вЂ” 2ИЛИ, четвертые входы которых соединены с четвертым выходом блока памяти, выход первого элемента 2И вЂ” 2ИЛИ соединен с первыми входами

1325466

0 0 0

0 0 0

0 0

0 0 0

0 0 0

0 0 0

0 0 0

0 0

0 0 1 0 1 1 0

0 0 0 0 1 0 0

0 0 0 0 0 1 0

0 0 0 0

0 0 0

0 1 0

1 0

1 1

1 1

1 0 1 0 0

0 0 0 1 1 1 0

0 0 0 1 1 0 0

1 1 0 0 0

1 1

1 1

1 0 0

0 0 1 1 0 0 1

0 0 1 0 1 1 1

0 0 1 0 I 0 1

1 0 0 1 1

1 1

1 1 1 0 1 0 1

0 0 0 1

1 0 1

0 0 0 1 0 1 1

0 1 0 0 1

0 0 1 1 1

0 1

0 1

1 0 1 0 1 1 1

1 0 1 1 0 0 1

0 0 0 0 0 0 1

Составитель Н.Маркелова

Редактор В. Петраш Техред И. Верес Корректор М. Пожо

Заказ 31 10/44 Тираж 672 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий ! 13035, Москва, !К вЂ” 35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4

3 первого и второго элементов ИЛИ, выход второго элемента 2И вЂ” 2ИЛИ соединен с первым входом третьего элемента ИЛИ, выход которого соединен с (и+2)-м разрядом информационного входа второго сумматора, (и+ 1)-й разряд которого соединен с выходом первого элемента ИЛИ, второй вход которого соединен с выходом четвертого элемента 2И вЂ” 2ИЛИ, выход третьего элмен та 2И вЂ” 2ИЛИ соединен с вторыми входами первого и четвертого элементов ИЛИ, выход которого соединен со старшими разрядами первого информационного входа второго сумматора, (i+2)-й разряд второго информационного входа которого соединен с выходом i-го разряда регистра частного, информационный вход которого соединен с выходом второго сумматора.

0 1

1 0

1 0

1 1

1 0

1 0

1 0

1 0

1 1

1 1

1 0

1 0

1 0

1 0

1 0

1 0