Декодер сверточного кода

 

Изобретение относится к технике передачи данных и обеспечивает расширение функциональных возможностей путем декодирования недвоичного сверточного кода. Декодер содержит блок 1 вычисления метрик ветвей, сумматоры . регистры 3i-Зп памяти, блоки 4i-4„ сравнения, цифровые мультиплексоры 5i-5п, блок 6 памяти решений , решаюший блок 7, элемент ИЛИ 8, блок 9 нормированного порога, коммутатор 10 результатов сравнения, коммутатор 11 результатов суммирования. 4 ил. сл со со 1чЭ ас со

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (59 4 Н 03 М 13 12!

:.-.

-" -r--" 1,Г

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А BTOPGHOMY СВИДЕТЕЛЬСТВУ (21) 3821279/24-09 (22) 06.12.84 (46) 23.06.87. Бюл. № 23 (72) А. В. Савчук и А. Е. Дощечкин (53) 621.394.14 (088.8) (56) Авторское свидетельство СССР № 809634, кл. Н 04 1. 1/10, 1980.

Авторское свидетельство СССР № 675616, кл. Н 03 М 13/12, 1977.

„„SU„„1319283 А1 (54) ДЕКОДЕР СВЕРТОЧНОГО КОДА (57) Изобретение относится к технике передачи данных и обеспечивает расширение функциональных возможностей путем декодирования недвоичного сверточного кода.

Декодер содержит блок 1 вычисления метрик ветвей, сумматоры 2i — 2„. регистры 31 — 3„ памяти, блоки 4i — 4„сравнения, цифровые мультиплексоры 5 — 5„блок 6 памяти решений, решающий блок 7, элемент ИЛИ 8, блок

9 нормированного порога, коммутатор 10 результатов сравнения, коммутатор 11 результатов суммирования. 4 ил.

1319283

Изобретение относится к технике передачи данных и может быть использовано в системах передачи цифровой информации для декодирования корректирующих сверточных кодов в системах связи с недвоичными способами модуляции.

Цель изобретения — расширение функциональных возможностей путем декодирования недвоичного сверточного кода.

На фиг. 1 представлена структурная электрическая схема декодера сверточного кода; на фиг. 2 — блок вычисления метрик ветвей; на фиг. 3 — блок памяти решений и решающий блок; на фиг. 4 — временные диаграммы работы блока вычисления метрик ветвей.

Декодер сверточного кода содержит блок 1 вычисления метрик ветвей, сумматоры 2ь..,2„, регистры Зь...,3„памяти, блоки

4ь...,4„ сравнения, цифровые мультиплексоры 5i,...,5„, блок 6 памяти решений, решающий блок 7, элемент ИЛИ 8, блок 9 нормированного порога, коммутатор 10 результатов сравнения, коммутатор 11 результатов суммирования, блок 1 вычисления метрик ветвей содержит источник 1 — 1 тактовой частоты, делители 1 — 2 — 1, 1 — 2 — 2, двухразрядный регистр 1 — 3 с последовательным вводом принятой кодовой последовательности, двухразрядный регистр 1 — 4 с параллельной записью, логический блок 1 — 5, блок

6 памяти решений содержит двухразрядные регистры 6 — 1 — 6 — 1 — и с последовательным вводом информации, элементы ИЛИ

6 — 2 — 1 и 6 — 2 — 2, двухразрядные регистры

6 — 3 — 1 — 6 — 3 — и с параллельной записью, дешифраторы 6 — 4 — 1 — 6 4 и, элементы

И 6 — 5 — 1 — 6 — 5 — п, решающий блок 7 содержит элементы ИЛИ 7 — 1 — 7 — 4, RS-триггеры 7 — 5 и 7 — 6.

Декодер сверточного кода работает следующим образом.

Принятая последовательность недвоичного сверточного кода разделяется на блоки, каждый из которых содержит четыре двоичных символа. В блоке 1 вычисления метрик ветвей, куда она поступает, каждый четырехсимвольный блок последовательно рассматривается как совокупность двух двухсимвольных подблоков. Выходными сигналами блока 1 вычисления метрик ветвей являются результаты сравнения такого подблока с четырьмя всевозможными двухсимвольными двоичными комбинациями. Существует четыре результата сравнения для каждого подблока принятой кодовой последовательности.

Полученные в блоке 1 вычисления метрик ветвей указанные результаты сравнения через коммутатор 10 результатов сравнения поступают на младшие разряды вторых входов сумматоров 2. На управляющий вход коммутатора 10 результатов сравнения с дополнительного выхода блока 1 вычисления метрик ветвей подается сигнал, который ра5

55 вен логической «1» на интервале времени, в течение которого поступает результат сравнения первого подблока принятой кодовой последовательности, и равен логическому «О» на интервале времени, в течение которого поступает результат сравнения второго подблока принятой кодовой последовательности. В зависимости от указанных логических уровней управляющего сигнала состояние коммутатора 10 результата сравнения изменяется так, что результаты сравнения (с двухсимвольными двоичными комбинациями) первого подблока поступают на младшие разряды вторых входов сумматоров 2 одних каналов обработки, а результаты сравнения второго подблока — на младшие разряды вторых входов сумматоров 2 других каналов обработки в соответствии со структурой кода. Другие входы сумматоров подключены к выходам регистров 3 памяти, в которых хранятся двоичные числа. Результаты суммирования (т.е. выходные сигналы сумматоров 2) с выходов сумматоров 2 подаются на входы блоков 4 сравнения и одновременно на входы цифровых мультиплексоров 5 через коммутатор

11 результатов суммирования. Коммутатор

11 результатов суммирования работает так же, как и коммутатор 0 результатов сравнения. Он управляется логическими уровнями сигнала, который также поступает с блока 1 вычисления метрик ветвей. В зависимости от этих уровней коммутатор 11 результатов суммирования перераспределяет результаты суммирования между различными каналами обработки в соответствии со структурой кода. Выходной сигнал блока 4 сравнения воздействует на управляющий вход цифрового мультиплексора 5 так, что на его выход проходит больший из двух результатов суммирования, которые поступают на его входы. Этот больший результат суммирования записывается в соответствующий регистр 3 памяти, где хранится до приема следующего подблока принятой последовательности. Выходной сигнал блока 4 сравнения является также выходным сигналом одного из каналов обработки и содержит информацию о принятой кодовой последовательности. Эта информация подается одновременно на и входов блока 6 памяти решений для дальнейшей обработки, а затем на вход решающего блока 7, выход которого является выходом декодера. Указанные операции суммирования, сравнения и выбора непрерывно повторяются по мере поступления двухсимвольных подблоков принятой кодовой последовательности. После обработки каждого подблока содержимое регистров 3 памяти увеличивается. Поэтому, чтобы избежать их переполнения, необходимо периодически вычитать одно и то же число из содержимого всех п регистров 3 памяти

Эту операцию одновременного вычитания называют нормализацией. Сигнал о необхо1319283 димости нормализации (опасности переполнения памяти) вырабатывается с помощью элемента ИЛИ 8 и поступает на вход блока 9 нормированного порога, который выдает одновременно сигнал логической «1» на старшие разряды вторых входов сумматоров 2.

Блок 1 вычисления метрик ветвей работает следующим образом.

Принятая кодовая последовательность поступает на вход двухразрядного регистра

1 — 3 с последовательным вводом принятой кодовой последовательности (фиг. 4 а и б). С выхода источника 1 — 1 тактовой частоты сигнал (фиг. 4 в) поступает на вход первого делителя 1 — 2 — 1 и тактовые входы двухразрядного регистра 1 — 3 с последовательным вводом принятой кодовой последовательности. С выхода первого делителя

1 — 2 — 1 сигнал тактовой частоты (фиг. 4 г) поступает на вход второго делителя 1 — 2 — 2 и тактовые входы двухразрядного регистра

1 — 4 с параллельной записью, с выхода которого сигнал поступает на входы логического блока 1 — 5. Изменение сигналов на выходах результатов сравнения логического блока 1 — 5 показаны на фиг. 4 д. Сигнал с выхода второго делителя 1 — 2 — 2 (фиг. 4 е) поступает на управляющие входы коммутаторов результатов сравнения 10 и результатов суммирования 11, Коммутаторы 10 и 11 обеспечивают декодирование недвоичного сверточного кода.

Блоки 4 сравнения и цифровые мультиплексоры 5 обеспечивают сравнение результатов суммирования и выбора большего числа из результатов суммирования. Блок сравнения— это схема сравнения двух чисел А и В, на выходе которого появляются логическая «1», если А 3 В, и логический «О», если А < В.

Этот сигнал поступает на выход канала обработки, а также на управляющий вход цифрового мультиплексора 5. Если на управляющем входе цифрового мультиплексора 5 появляется логическая «1», то через его выходы к регистру 3 памяти подается число А, 1О

40 в противном случае к регистру 3 памяти— число В.

Формула изобретения

Декодер сверточного кода, содержащий блок вычисления метрик ветвей, вход которого является входом декодера, элемент

ИЛИ, блок нормированного порога, последовательно соединенные блок памяти решений и решающий блок, выход которого является выходом декодера и п каналов обработки, каждый из которых содержит блок сравнения, цифровой мультиплексор, два сумматора и регистр памяти, первый выход которого подключен к первым входам первого и второго сумматоров каждого канала обработки, а вторые выходы регистров памяти и каналов обработки через элемент

ИЛИ подключены к входу блока нормированного порога, выход которого подключен к объединенным старшим разрядам вторых входов сумматоров каждого канала обработки, при этом выходы цифровых мультиплексоров каждого канала обработки подключены к входам соответствующего регистра памяти, а выходы блоков сравнения каждого канала обработки подсоединены к управляющим входам соответствующего цифрового мультиплексора, отличающийся тем, что, с целью расширения функциональных возможностей путем декодирования недвоичного сверточного кода, введены коммутатор результатов сравнения и коммутатор результатов суммирования, выходы которых подключены к первому и второму входам цифрового мультиплексора каждого канала обработки и через блок сравнения каждого канала обработки к входам блока памяти решений, при этом выходы блока вычисления метрик ветвей через коммутатор результатов сравнения подключены к младшим разрядам вторых входов сумматоров каждого канала обработки, выходы которых подключены к входам коммутатора результатов суммирования, к управляющему входу которого и управляющему входу коммутатора результатов сравнения подключен дополнительный выход блока вычисления метрик ветвей.

1319283

"00"

07"

77

Фиг.2

Фиг. 8

1319283

Составитель Г. Лерантович

Редактор И.Шулла Техред И. Верес Корректор Л Пипипенко

Заказ 2531/56 Тираж 901 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4