Вычислительное устройство

 

Изобретение относится к вычислительной технике, и может быть использовано в процессорах с плавающей запятой, содержащих в своем составе аппаратный блок умножения. Целью изобретения является расширение функциональных возможностей за счет выполнения умножения. Поставленная цель достигается тем, что устройство, содержащее схемы 2 -4 сравнения с ну- |лем, элементы И 5-8, блоки 9-12 памяти, содержит коммутатор 1 и блок 13 умножения с соответствующими связями . 1 ил., 1 табл.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (19) (И)

А1 (.11) 4 С 06 F 7/38

М

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 4014980/24-24 (22) 10.01.86 (46) 23.06.87. Бюл. У 23 (71) Таганрогский радиотехнический институт им.В.Д.Калмыкова (72) В.Е.Золотовский, P.В.Коробков и И.А.Ширванян (53) 681.325 (088.8) (56) Авторское свидетельство СССР

В 1140113, кл. G 06 F 7/38, 1983.

Процессор ЕС 2060, Т02 Арифметико-логический блок. M., 1977, с.16. (54) ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО (57) Изобретение относится к вычислительной технике и может быть использовано в процессорах с плавающей запятой, содержащих в своем составе аппаратный блок умножения. Целью изобретения является расширение функциональных возможностей за счет выполнения умножения. Поставленная цель достигается тем, что устройство, содержащее схемы 2 -4 сравнения с ну лем, элементы И 5-8, блоки 9-12 па мяти, содержит коммутатор 1 и блок

13 умножения с соответствующими связями. 1 ил., 1 табл.

1 13

Изобретение относится к вычислительной технике и может быть использовано в процессорах с плавающей запятой, содержащих в своем составе аппаратный блок умножения.

Целью изобретения является расширение функциональных воэможностей устройства за счет выполнения умножения.

На чертеже представлена схема вычислительного устройства.

Устройство содержит коммутатор 1, схемы 2-4 сравнения с нулем, элементы И 5-8, блоки 9-12 памяти, блок 13 умножения, вход 14 направления сдвига устройства, выход 15 устройства, первый и второй информационные выходы 16 и 17 устройства и вход 18 за- дания -режима устройства.

Блок 13 умножения является матричным. Блоки 9-12 памяти реализованы на постоянных запоминающих устройствах (ПЗУ). Цифры над жгутами на чертеже указывают разрядность связи.

Устройство работает следующим образом.

Число, подлежащее нормализации, с входа 16 поступает на входы схем

2-4 сравнения с нулем. Начиная со старших разрядов анализируются группы разрядов исходного числа, Величина группы определяется разрядностью адреса выбранных постоянных запоминающих устройств. Б данном случае при разрядности адреса ПЗУ равной восьми и разрядности исходного числа равной тридцати двум число ПЗУ равно четырем.

Каждая группа из восьми разрядов, кроме последней, поступает на схемы

2-4 сравнения с нулем и блоки 9-11.

Последняя группа поступает только на блок 12. Схемы сравнения с нулем в совокупности с элементами И 5,7 и 8 используются для выбора требуемого блока памяти. Происходит это следующим образом. Каждая группа из восьми разрядов поступает на свою схему сравнения с нулем. Если все разряды в группе равны нулю, то на выходе схемы сравнения с нулем формируется логическая единица и нуль — в противном случае. Допустим, старшая группа не равна нулю, т.е. один или несколько разрядов равны единице, тогда на выходе схемы 2 сравнения с нулем формируется логический ноль. Этот ноль поступая на входы элементов И

5 и б, запрещает прохождение сигна19022 2 лов через элементы И 5,7 и 8, т.е. запрещает считывание информации из блоков 10-12. В то же время на инверсном выходе схемы 2 сравнения с нулем формируется логическая единица, которая разрешает считывание информации из блока 9, где хранится значение параметра сдвига. Параметр сдвига определяется числом нулей до

1О первой значащей единицы в адресе блока 9 (см. таблицу).

На выходе каждого блока памяти формируются восемь разрядов, содер15 жащих либо нули, либо единицу только в одном разряде. Соответствие между параметром сдвига и номером разряда, в котором стоит единица, показано выше. Умножая полученный операнд

20 на исходное число в блоке 13 умножения, получаем произведение исходного числа на степень двойки, что и соответствует сдвигу. Однако, таким образом, можно сдвинуть лишь вправо; чтобы организовать левый, сдвиг, считывают результат не из старшей части, а из младшей. Тогда, произведя, например, сдвиг на "25" разрядов вправо и считывая информацию, начиная с

30 "32" разряда по "63", получим исходное число, сдвинутое на "7" разрядов влево. Эту операцию выполняет коммутатор 1 по сигналу с входа 14.

Если первые восемь разрядов равны нулю, то на прямом выходе схемы 2 сравнения формируется логическая единица, на инверсном — логический ноль. На схеме 3 сравнения анализируется следующая группа из восьми .10 разрядов. Если она не нулевая, то на выходе схемы сравнения с нулем формируется логический ноль. В результате формируются сигналы, запрещающие считывание из блоков 11 и

12, и на элементе И 5 формируется сигнал, разрешающий считывание из блока 10. Параметр сдвига формируется аналогично описанному за тем исключением, что учитывается факт ра50 венства нулю предыдущих восьми разрядов. Этот учет производится прибавлением к числу сдвигов в данной группе числа восемь. Затем формируется сдвиг по описанному алгоритму, 55 Таким же образом производится определение параметра сдвига и сам сдвиг для следующих групп разрядов. Исключение составляет только величина числа, которое необходимо прибавлять.

Каждая группа увеличивает его на восемь, т.е. в первой "+0" во второй "+8", в третьей "+1б", в четвертой "+24".

Сдвиг вправо выполняется аналогич- 5 но, для этого на вход 17 подается число, содержащее только одну единицу в каком-либо разряде. Все блоки памяти отключены сигналом с входа

18, коммутатор 1 выбирает старшие разряды произведения. Для умножения на вход 17 подается сомножитель (второй операнд), коммутатор 1 выбирает число за два такта: в первом такте старшую часть, во втором — . младшую часть произведения.

13190

Формула изобретения

Вычислительное устройство, содер- 20 кащее три схемы сравнения с нулем, четыре элемента И и"четыре блока памяти, причем входы разрядов адреса первого, второго, третьего и четвертого блоков памяти соединены соответ-25 ственно. с входами разрядов, кроме старшего, первого информационного входа устройства, разрядные входы первой, второй и третьей схемы сравнения с нулем соединены соответствен- 30 но с входами разрядов,.кроме старшего и семи младших, первого информационного входа устройства, выход неравенства первой схемы уравнения с нулем соединен с входом разрешения считывания первого блока памяти, выход равенства первой схемы сравнения с нулем соединен с первыми входами первого и второго элементов И, выхо22 4 ды неравенства и равенства второй схемы сравнения с нулем соединены соответственно с вторыми входамипервого и второго элементов И, выход второго элемента И соединен с первыми входами третьего и четвертого элементов И, вторые входы которых соединены соответственно с выходами неравенства и равенства третьей схемы сравнения с нулем, выходы первого, третьего и четвертого элементов И оединены соответственно с входами разрешения считывания второго, третьего и четвертого блоков памяти, входы запрета считывания которых соединены с входом задания режима устройства и с входом запрета Считывания первого блока памяти, о т л и — . ч а ю щ е е с я тем, что, с целью расширения функциональных возможностей за счет выполнения умножения, оно содержит коммутатор и блок умножения, причем первый информационный вход устройства соединен с входом первого сомножителя блока умножения, выходы старшей и младшей частей, произведения которого соединены соответственно с первым и вторым информационными входами коммутатора, выход которого является выходом устройства, второй информационный вход и вход направления сдвига которого соединены соответственно с входом второго сомножителя блока умножения и с управляющим входом коммутатора, выходы разрядов блоков памяти с первого по четвертый соединены соответственно с входами разрядов второго сомножителя блока умножения.

25

26

00000001

00000011

00000100

00111

00110

00110

00101

1319022 6 Продолжение таблицы

00001000

00100

00010000 00011

00100000

00010

01000000

00001

00000

10000000

00000

11111111

Составитель А.Клюев

Техред М.Ходанич

Корректор И.Муска

Редактор А.Ворович

Подписное

Заказ 2513/43

Тираж 672

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, r.Óæãîðîä, ул.Проектная,4