Устройство для вычисления модуля комплексного числа

 

Изобретение относится к вычислительной технике и может быть использовано в быстродействующих специализированных вычислителях. Цель изобретения - повышение быстродействия. Устройство содержит схему сравнения 1, коммутатор 2 и два сумматора 3 и 4. Новым в устройстве является использование двух блоков 5 и 6 одноразрядных сумматоров, состоящих из одноразрядных трехвходовых сумматоров. Предлагаемое устройство может найти применение в средствах цифровой обработки сигналов с квадратурными каналами для вычисления модульного значения сигнала. 2 ил. СО О СЛ О5 4 Фаг.1

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (g1) 4 С 06 F 7/552

О0ИСАНИЕ ИЗОБРЕТЕНИЯ

Н АBTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21 ) 401 01 13/ 24-24 (22) 16 ° 12.85 (46) 23.04.87. Бюл. ¹ 15 (72) В.Е.Козлов (53) 681.325(088 ° 8) (56) Авторское свидетельство СССР № 623202, кл. G 06 F 7/38, 1976.

Авторское свидетельство СССР № 997034, кл. G 06 F 7/552, 1981. (54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ МОДУЛЯ

КОМПЛЕКСНОГО ЧИСЛА

{57) Изобретение относится к вычислительной технике и может быть испольЛК 1305674 А1 зовано в быстродействующих специализированных вычислителях. Цель изобретения — повышение быстродействия. Устройство содержит схему сравнения 1, коммутатор 2 и два сумматора 3 и 4.

Новым в устройстве является использование двух блоков 5 и 6 одноразрядных сумматоров, состоящих из одноразрядных трехвходовых сумматоров. Предлагаемое устройство может найти применение в средствах цифровой обработки сигналов с квадратурными каналами для вычисления модульного значения сигнала. 2 ил. значения сигнала °

1 130567

Изобретение относится к вычислительной технике и может быть использовано в быстродействующих специализированных вычислителях.

Цель изобретения — повышение быст- 5 родействия.

Преобразователь многорядного кода содержит n+1 одноразрядных трехвходовых сумматоров, входы которых соединены с шинами разрядов соответст- 10 вующего веса первого, второго и третьего входов преобразователя, а выходы сумм и переносов — с шинами соответствующего веса первой и второй групп выходов преобразователя соот- 15 ветственно.

На фиг.1 представлена структурная схема предлагаемого устройства; на фиг,2 — структурная схема блока одноразрядных сумматоров для случая n=3; 20 на фиг,3 — процесс преобразования кодовой матрицы (КМ), Устройство (фиг.1) содержит схему

1 сравнения, коммутатор 2, первый и второй сумматоры 3 и 4, первый и вто- 2 рой блоки 5 и 6 одноразрядных сумматоров, входы 7 и 8 величин I Х 1 и 1 У 1 соответственно и выход 9. Группа одноразрядных сумматоров (фиг,2) содержит п + 1 одноразрядных трехвходо- ЗО вых сумматоров 10.

К входам схемы 1 сравнения и первым входам блоков 5 и 6 подключены и-разрядные входы 7 и 8 устройства

35 соответственно, к второму и третьему входам блоков 5 и 6 — со сдвигом в сторону младших на один разряд входы

7 и 8 соответственно, выход схемы 1 соединен с управляющим входом коммутатора 2, к информационным входам которого подключены выходы сумматоров

3 и 4, к входам последних подключены группы выходных шин первого 5 и второго 6 блоков соответственно, выход 45 коммутатора 2 является выходом 9 устройства. !

В пределах блоков 5 и 6 шина i-го разряда первого входа (i = 1,..., n) соединена с первым входом i-ro сумматора 10, шина i-го разряда второго и третьего входов — с вторым и третьим входами (i-1)-го сумматора 10 соответственно, выходы сумм j-X (j

1,..., n) и выходы переносов к Х сумматоров 10 (k = О,..., n-1) подключены соответственно к первой и второй группам выходных шин.

4 2

Работа устройства основана на аппроксимации вычисляемой функции следующей приближенной зависимостью:

fX + Y = A+05(IXt + IYI).

На входные шины 7 и 8 поступают двоичные коды абсолютных значений величин Х и Y. Схема 1 обеспечивает формирование сигнала если f XI ) I YI; а =

О, если 1 X I (I Y1.

На входы первых блоков 5 поступают коды (Х I I Х I/2 и f Y 1/2, которые образуют трехрядную кодовую матрицу (К M) R„= fXI+ (IX f+ fYI)/2.

Процесс преобразования KM иллюстрируется (фиг.3) с помощью сумматоров

10 блоков 5 до двухрядной KN, образованной из разрядов сумм S и переносов Р, за один такт работы 7> одноразрядного сумматора — первый шаг преобразования. Двухрядный код с выхода блока 5 подается на входы сумматора 3, где за время Г образуется однорядный код результата (для схемы без ускорения переносов 7 = n Y )

5 второй шаг.

Точками (фиг. 3) изображены двоичные разряды кодов соответствующего веса. Рамки окружают разряды, подаваемые на входы сумматора. Номера шагов проставлены возле горизонтальных линий, Аналогичным образом одновременно в блоках 6 и в сумматоре 4 формируются значения R< = f Y I + (f Х1 + l Y1) /2.

Коммутатор 2 фактически выполняет логическую функцию а R„V à R> = R, обеспечивая появление результата вычислений R = X + Y на выходе 9 устройства, Точность вычисления функции соответствует точности, обеспечиваемой известным устройством, хотя имеется принципиальная возможность использования значения дополнительного разряда, снимаемого с выхода суммы младшего разряда сумматора 10 преобразователя 5 или 6 без аппаратурных затрат, для повышения точности.

Предлагаемое устройство может найти применение в средствах цифровой обработки сигналов с квадратурными каналами для вычисления модульного

3 1305674

Формула и зо бр ет ения с

Фиг.Я!

Ix I

IX I/г ! У I /2

2 (tg)

3 2 1

Р

2 ()

Я1 фиг. 3

Составитель 3.Шершнева

Техред Л.Олейник Корректор C,×åðíè

Редактор H.Ðîãóëè÷

Заказ 1452/46 Тираж 673 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Произвопственно-полиграфическое предприятие, г.ужгород, ул.Проектная, 4.

Устройство для вычисления модуля комплексного числа, содержащее схему сравнения, коммутатор, два сумматора, 5 входы аргументов Х и У. устройства соединены с первым и вторым информа- . ционными входами схемы сравнения соответственно, выход которой соединен с управляющим входом коммутатора, 10 о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, в него введены первый и второй блоки одноразрядных сумматоров, первые информационные входы которых подключены к 15 входам аргументов Х и Y устройства

4 оответственно, входы аргументов Х и У устройства соединены со сдвигом на один разряд в сторону младших разрядов с вторыми информационными входами первого и второго блоков одноразрядных сумматоров соответственно и с третьими информационными входами второго и первого блоков одноразрядных сумматоров соответственно, выходы сумм и переносов которых соединены с входами первого и второго слагаемых второго и первого сумматоров соответственно, выходы которых подключены к первому и второму информационным входам коммутатора, выход которого является выходом устройства.