Анализатор длительностей выбросов случайных процессов

 

Изобретение относится к области вычислительной техники и может быть использовано в статических анализаторах случайных процессов. Цель изобретения - повьшение быстродействия . Анализатор длительностей выбросов случайных процессов содержит п пороговых блоков 1, на входы которых подаются исследуемый сигнал и напряжения уровней анализа, блок 4 синхронизации , регистры 3 и 7 и генератор 5 импульсов. Новым является введение в схему анализатора шифратора 2, блоков 9, 10 памяти, сумматора 11, вычитателя 8, счетчика 6 импульсов , элемента НЕ 13 и блока 12 дифференцирования. Связи введенных узлов с остальными узлами схемы позволяют существенно увеличить быстродействие и информативность одного измерения за счёт проведения анализа одновременно на нескольких уровнях за счет фиксации моментов времени пересечения исследуемым процессом уровней анализа. Информация о этих моментах времени запоминается в блоке памяти и после логической обработки в другом блоке памяти накапливается информация о распределении длительностей выбросов по уровням анализа. 2 ил. (Л сд гя

СОЮЗ СОВЕТСКИХ

РЕСПУБЛИК (19) (11) (511 4(G 06 F 15/36

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3823197/24-24 (22) 10.12.84 (46) 15.02.87. Бюл. Ф 6 (72) Э.Э.Пацаускас, В.-А.В.Буйнявичюс, К.Т.Иоркус и С.-P.С.Пятрикис (53) 681.3 (088.8) (56) Авторское свидетельство СССР

Ф 397916, кл. G 06 F 15/36, 197.1.

Авторское свидетельство СССР

HP 436359, кл. С 06 Р 15/36, 1973. (54) АНАЛИЗАТОР ДЛИТЕЛЬНОСТЕЙ ВЫБРОСОВ СЛУЧАЙНЫХ ПРОЦЕССОВ (57) Изобретение относится к области вычислительной техники и может быть использовано в статических анализаторах случайных процессов. Цель изобретения — повышение быстродействия. Анализатор длительностей выбросов случайных процессов содержит и пороговых блоков 1, на входы которых подаются исследуемый сигнал и напряжения уровней анализа, блок 4 синхронизации, регистры 3 и 7 и генератор 5 импульсов. Новым является введение в схему анализатора шифратора

2, блоков 9, 10 памяти, сумматора

11, вычитателя 8, счетчика 6 импульсов, элемента HE l3 и блока 12 дифференцирования. Связи введенных узлов с остальными узлами схемы позволяют существенно увеличить быстродействие и информативность одного измерения за счет проведения анализа одновременно на нескольких уровнях за счет фиксации моментов времени пересечения исследуемым процессом уровней анализа. Информация о этих моментах времени запоминается в блоке памяти и после логической обработки в другом блоке памяти накапливается информация о распределении длительностей выбросов по уровням анализа. 2 ил.

1290355

Изобретение относится к вычислительной технике и может быть использовано в статистических анализаторах ,случайных процессов °

Целью изобретения является повышение быстродействия.

На фиг.1 представлена структурная схема предложенного анализатора; на фиг.2 схема блока синхронизации.

Анализатор содержит и пороговых ,блоков 1, число которых определяется числом уровней одновременного анализа случайного сигнала x(t) На 15 одни входы пороговых блоков 1 подается исследуемый x(t), а на другие входы - выбранные уровни анализа.

Выходы пороговых блоков 1 соединены с входами шифратора 2, выходы кото- 20 рого соединены с информационными входами регистра 3, на вход записи которого подключен выход блока 4 синхронизации, выходы последнего соединены с выходами пороговых блоков 1.

Генератор 5 импульсов соединен с входом счетчика 6 импульсов, выходы которого поразрядно соединены с информационными входами регистра 7, вход записи которого подключен к вы- 30 ходу блока 4 синхронизации. Выходы регистра 7 поразрядно соединены с первыми входами вычитателя 8 и с ин- формационными входами блока 9 памяTH выходы KQTopoI o соединены с дру гими входами вычитателя 8, выходы которого соединены с младшими адресными входами блока 10 памяти, старшие адресные входы которого поразрядно соединены с выходами регист- 40 ра 3. Выходы блока 10 памяти поразрядно соединены с одними входами сумматора 11, выходы которого соединены г информационными входами блока 10 памяти. На другой вход сумматора 11 подается напряжение, соот ветствующее логической единице".

На входы разрешения считывания блоков 9 и 10 памяти подключен выход блока 4 синхронизации. В анализаторе имеется блок 12 дифференцирования, на вход которого подается исследуемый случайный сигнал x(t). Выход блока

12 дифференцирования соединен непосредственно с входом записи первого блока 9 памяти и через элемент НЕ

13 — с входом записи блока 10 памяти.

Выходы первого регистра 3 поразрядно соединены с информационными входами блока 9 памяти. Блок 4 синхронизации (фиг.2) состоит из элемента

14 четности-нечеткости, к которому подключены выходы пороговых блоков 1.

Выходы элемента 14, один непосредственно, а другой через элемент 15 интегрирования (задержки), соединены с входами элемента ИСКЛЮЧАЮЩЕЕ ИЛИ

16, выход которого является выходом блока 4 синхронизации.

Анализатор работает следующим образом.

В начале анализа (исходное состояние анализатора) счетчик 6 импуль- сов устанавливается в нулевое состояние, а во все разряды регистра 7 и во все ячейки блоков 9 и 10 памяти записываются нули. Цепи установки исходного состояния узлов 6, 7, 9 и 10 на фиг.1 не показаны. Исходное состояние других узлов и блоков ана! лиэатора для его работы значения не имеет.

Напряжение x(t) реализации случайного процесса поступает на первые входы пороговых блоков 1, в которых оно сравнивается с напряжением уровней анализа U; (i=1, 2, ...,и, причем U;,> U,. Поскольку в качест-!

Ф1 ве пороговых блоков 1 используются обычные компараторы напряжений, то на выхоце i-ro блока напряжение принимает уровень логического "нуля при х() U, и уровень логической

"единицы — при x(t)

3 код сохраняется в нем и передается на выход до момента прихода сле1290355

4 дующего импульса записи с выхода блока 4. Код с выхода регистра 3 определяет адрес в блоке 9 памяти, соответствующий уровню анализа U; и по этому адресу в него импульсом с выхода блока 4 записывается содержимое регистра 7. Информация записывается в него передним фронтом импульса,с выхода блока 4 синхронизации с выходов счетчика 6 импульсов, 10 который постоянно считывает импульсы генератора 5.

Адрес записываемой в устройстве

9 памяти информации соответствует номеру уровня анализа U s. Записанная в блок 9 памяти информация соответствует коду момента времени

I когда сигнал x(t) пересекает уровень анализа Б; снизу вверх.

При пересечении напряжением 20 сигнала x(t) снизу вверх другого уровня анализа U „ блоки 1, шифратор 2, регистры 3, 7 и блок 4 синхронизации работают аналогичным образом и в регистре 3 записывается код, соответствующий номеру (i+1)-го уровня анализа. По адресу, определяемому этим кодом, в блок 9 памяти записывается содержимое регистра 7, соответствующее коду момента време- 30 ни t, „, когда сигнал x(t) пересекает уровень анализа U снизу вверх.

Таким образом, с каждым пересечением сигналом x(t) любого уровня ана- 35 лиза в блоке 9 записывается по новому адресу, соответствующему номеру уровня анализа 1, новое состояние счетчика 6, 40

В случае, когда напряжение сигнала

x(t) начинает убывать и пересекает уровень анализа U; сверху вниз,, блок 1, шифратор 2, регистры 3 и 7 и блок 4 синхронизации работают ана- 45 логичным образом. При этом в регистр

7 вновь переписываются состояния выходов счетчика 6. Одновременно по адресу, соответствующему номеру (i+1)-го уровня анализа из регистра 3, из блока 9 считывается записанная раньше (при пересечении сигналом x(t) уровня U;„ .снизу вверх) информация, соответствующая моменту вРемени т.;„ пересечения сигналом 55

x(t) уровня U„„ снизу вверх, Эта информация поразрядно подается на первые входы вычитателя 8, соответствующая моменту времени С; „ пересечения уровня U, сверху вниз. На выходе вычитателя 8 появляется код, соответствующий длительности выброса

Р с;„, так как с;„

Этот код с его выхода подается на младшие адресные входы блока 10 памяти, на старшие адресные входы которого подается информация с регистра 3, соответствующая номеру i-го уровня анализа. По адресу, определяемому упомянутыми кодами, считывается содержимое блока 10 памяти и с

его выхода информация поступает на вход сумматора 11. В последнем к этой информации добавляется единица и с его выхода поступает на информационные входы второго блока 10.

Пришедшая новая информация записывается в блок 10 по тому же адресу.

При пересечении напряжением сигнала х() уровня анализа VZ сверху вниз все узлы анализатора работают аналогично, и единица добавляется к содержимому блока 10 памяти по адресу, код старших разрядов которого соответствует номеру х-го уровня анализа, а код младших разрядов длительности с; выброса на i-м уровне анализа.

Таким образом, в блоке 10 памяти накапливается информация о распределении вероятностей длительностей выбросов на разных уровнях анализа.

Дискретные значения плотности распределения вероятностей выбросов цлительноностью к ь с (где бс — пери:од повторения импульсов генератора 5) на уровне анализа U; могут быть определены по формуле

M(k hi U ) 1 1 1 к1 ьь N

1 где Nq, — содержимое ячейки блока

10, адрес которой определяется кодом, соответствующим числу k приходящим с выхода вычитателя 8, и кодом, соответствующим номеру 3.-го уровня анализа, приходящим из регистра 3;

N — количество выбросов сигнала

x(t) íà i-м уровне анализа. Цепи, обеспечивающие остановку процесса измерения после обработки заданного количества выборок N; на каждом уровне анализа, на функциональной схеме (фиг.1) не показаны.

Записью — считыванием информации блоков 9, 10 памяти управляют блок

1290355

Таким образом, использование изобретения обеспечивает возможность многоканального 1 анализа длительностей выбросов случайного процесса одновременно по нескольким уровням анализа, за счет фиксации моментов времени пересечения исследуемым процессом х(t) уровней анализа

U U U Информация о этих моментах времени запоминается в блоке 40 памяти. После логической обработки этой информации в другом блоке памя1ти накапливается информация о распре целении длительностей выбросов по уровням анализа. Эта информация поз- 45 воляет, в частности, построить гистограммы распределения длительностей выбросов по уровням анализа. формула и з обретения

50 синхронизации и блок 12 дифференцирования, При возрастании входного сигнала x(t) на выходе блока 12 появляется уровень логического "нуля", который Подается на вход записи блока 9 и через элемент НЕ 13 — на вход записи блока 10 памяти. Таким обра-зом, при возрастании сигнала x(t) разрешается запись информации в блок

9 импульсом с выхода блока 4, а ин- 10 формация в блоке 10 памяти не переписывается. При убывании входного сигнала x(t) на выходе блока 12 дифференцирования появляется уровень логической "единицы", который не

15 разрешает запись информации в блок 9, а, пройдя через элемент НЕ 13, этот уровень логической единицы разрешает запись информации импульсом с выхода блока 4 в блок 10 памяти. 20

Блок 4 синхронизации выдает на выходе импульсы при каждом пересечении процессом x(t) любого уровня U, как снизу вверх, так и сверху вниз, Это обеспечивается при помощи элемента

14 четности и нечетности (контроля) элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 16 элемента 15 инвертирования резистора R u конденсатора С.

Анализатор длительностей выбросов случайных процессов, содержащий блок синхронизации, генератор импульсов, первый и второй регистры и и пороговых блоков, входы которых объединены и являются информационнь1м входом анализатора, о т л и ч а юшийся тем, что, с целью повышения быстродействия, он содержит счетчик импульсов, шифратор, блок дифференцирования, первый и второй блоки памяти, элемент НЕ, вычитатель и сумматор, первый вход которого является входом логической "единицы" анализатора, а второй вход соединен с выходом первого блока памяти, группа адресных входов младших разрядов которого соединена с группой разрядных выходов вычитателя, первая группа разрядных входов которого соединена с группой выходов второго блока памяти, информационный вход которого соединен с выходом ,сумматора, группа адресных входов ! первого блока памяти объединена с

"группой адресных входов старших разрядов первого блока памяти и подключена к разрядным выходам первого регистра, группа разрядных входов которого соединена с разрядными выходами шифратора, разрядные входы которого объединены с группой входов блока синхронизации и подключены к выходам и пороговых блоков соответственно, выход блока синхронизации подключен к входам записи первого и второго регистров, первого и второго блоков памяти, разрядные выходы второго регистра подключены к группе информационных входов второго блока памяти и группе вторых разрядных входов вычитателя, группа разрядных входов второго регистра соединена соответственно с группой разрядных выходов счетчика импульсов, счетный вход которого соединен с выходом генератора импульсов, при этом вход блока дифференцирования объединен с информационным входом анализатора, а выход блока дифференцирования подключен к входу разрешения считывания второго блока памяти непосредственно, а через элемент

НŠ— к входу разрешения записи первого блока памяти.

1290355

Риг. 2

Составитель Э. Сечина

Техред И.Ходаиич

Корректор M.Ïîêo

Редактор М.Келемеш

Заказ 7905/49 Тираж 623 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г.ужгород, ул. Проектная, 4