Устройство для деления десятичных чисел

 

Изобретение относится к области вычислительной техники и может быть использовано в арифметических устройствах универсальных и специализированных вычислителей, обрабатываю щих двоично-десятичную информацию. Цель изобретения - повышение быстродействия устройства. Для достижения цели в устройство введены блок памяти , .коммутатор разрядов делимого, десятичный сумматор. Время вычисления частного уменьшается за счет того, что, имея в наличии результаты готовых промежуточных сумм, процесс вычисления частного представляет собой операцию сложения друг с другом тех результатов промежуточных сумм, .числители которых составляют делимое, причем количество сложений равно числу десятичных разрядов делимого независимо от требуемой точности вычисления частного, т.е. при т-разрядном делимом число операций сложения будет равно m независимо от разрядности частного. Число тетрад регистра частного уменьшено на 1 по сравнению с числом входных тетрад сумматора. Десятичный сумматор состоит из набора тетрад по числу десятичных разрядов промежуточных сумм, вызываемых из блока памяти, причем старшая тетрада вторых информационных входов сумматора подключена к шине логического нуля устройства, что обеспечивает порядок сложения промежуточный сумм, хранимых в нем в виде соответствующей матрицы. 1 ил. с (Л ;о о со о 00

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК, SU 129030

А1 (50 4 G 06 Г 7/52

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3920973/24-24 (22) 03.07.85 (46) 15.02.87. Бюл. Р 6 (72) В.В,Саутин (53) 681. 325 (088. 8) (56) Авторское свидетельство СССР

9 656087, кл. 6 Об F 7/52, 1979.

Авторское свидетельство СССР М 746507, кл. G 06 F 7/38, 1978, (54) УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ ДЕСЯТИЧНЫХ ЧИСЕЛ (57) Изобретение относится к области вычислительной техники и может быть и с пол ьз о вано в ар ифмети че ских у стройствах универсальных и специализированных вычислителей, обрабатывающих двоично-десятичную информацию, Цель изобретения — повышение быстродействия устройства. Для достижения цели в устройство введены блок памяти,.коммутатор разрядов делимого, десятичный сумматор. Время вычисления частного уменьшается за счет того, что, имея в наличии результаты готовых промежуточных сумм, процесс вычисления частного представляет собой операцию сложения друг с другом тех результатов промежуточных сумм, числители которых составляют делимое, причем количество сложений равно числу десятичных разрядов делимого независимо от требуемой точности вычисления частного, т.е. при m-разрядном делимом число операций сложения будет равно m независимо от разрядности частного.

Число тетрад регистра частного уменьшено на 1 по сравнению с числом входных тетрад сумматора. Десятичный сумматор состоит из набора тетрад . по числу десятичных разрядов промежуточных сумм, вызываемых из блока памяти, причем старшая тетрада вторых информационных входов сумматора подключена к шине логического нуля устройства, что обеспечивает порядок сложения промежуточных сумм, хранимых в нем в виде соответствующей матрицы. 1 ил.

90303

1О

2 9

0

С

2 9

0

С С

1 2 9

С„ С„

1. 12

Изобретение относится к вычислительной технике,и может быть использовано в арифметических устройствах универсальных и специализированных вычислителей, обрабатывающих двоично-десятичную информацию.

Цель изобретения — повышение быстродействия.

На чертеже приведена функциональ ная схема устройства для деления десятичных чисел, Схема устройства содержит регистр ! делимого, регистр 2 делителя, регистр 3 частного, десятичный сумматор 4, блок 5 памяти, коммутатор б, распределитель 7 импульсов, генератор 8 тактовых импульсов, вход 9 логического нуля устройства, Число тетрад регистра 3 уменьшено на 1 по сравнению с числом входных тетрад сумматора 4, Десятичный сумматор 4 состоит из набора тетрад по числу десятичных разрядов промежуточных сумм, вызываемых из блока 5 памяти, причем старшая тетрада 2 информационных входов сумматора 4 подключена к входу 9 устройства. В блоке

5 памяти хранится информация о промежуточных суммах в виде матрицы следующего вида: где С вЂ” С вЂ” з н ач ени е делит еля 40

1 и в системе 8, 4, 2, 1.

Обращение к адресу соответствующей строки матрицы обеспечивает информация с выхода регистра 2 делителя, а вызов соответствующих промежуточных 45 сумм из выбранной строки обеспечивает информация с выхода коммутатора б, причем разрядносч;ь результатов промежуточных сумм определяется разрядностью частного и должна gg превышать ее, Распределитель 7 импульсов содержит п-разрядный счетчик с входом блокировки счета и схему опознавания начала и окончания вычислений, где n - число десятичных разрядов делимого.

Устройство работает следующим образом.

В исходном состоянии в регистры

l и 2 занесены значения операндов, а регистр 3 обнулен. В начале цикла вычислений производится запуск генератора 8 и распределитель 7 вырабатывает сигналы, управляющие выдачей делимого младшими разрядами вперед, и сигнал разрешения считыванием промежуточных сумм из блока 5 памяти. В результате происхо— дит считывание -й промежуточной суммы, поступающей на 1-е информационные входы сумматора 4. Сумматор

4, приняв на 1-е входы 1-ю промежуточнук1 сумму, а на 2-е информационные входы содержимое регистра 3,. обеспечивает их десятичное сложение, а полученный результат по сигналу с выхода распределителя 7 передается в регистр 3, при этом коммутатор б выдает следующий разряд делимого, значение .которого является адресом для считывания ?-й промежуточной суммы, которая суммируется с содержимым регистра 3. Результат вновь передается в регистр частного на хранение до следующего такта вычислений. Все по следующие т акты вычислений повторяются в том же порядке.

По окончании цикла вычислений частного распределитель 7 вырабатывает сигналы, обеспечивающие запрет доступа к блоку 5 памяти и хранение результата частного.

Формул а изобретения

Устройство для деления десятичных чисел, содержащее регистры делимого, делителя и частного, генератор тактовых импульсов распределитель импульсов, коммутатор, причем выход генератора тактовых импульсов сое= динен с входом запуска распределителя импульсов, первый выход i-ro разряда (где i = 1, 2, ..., и, n — число десятичных разрядов делимого) которого соединен с .-м входом управления коммутатора, о т л и ч а ю— щ е е с я тем, что, с целью повышения быстродействия, в него введены блок памяти и десятичный сумматор, причем выход -й тетрады ре— гистра делимого соединен с i-м информационным входом коммутатора, выхоц ксторого соединен с первым адресным входом блока памяти, вто1290303

Составитель Н.Маркелова

Редактор М, Дылын Техред П.Олейник Корректор М, Демчик

Заказ 7902/46 Тираж 673 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4 рой адресный вход которого соединен с выходом регистра делителя, второй выход распределителя импульсов соединен с входом разрешения считывания блока памяти, выход которого соединен с первым информационным входом десятичного сумматора, старшая тетрада разрядов второго информационного входа которого соединена с входом логического нуля устройства, третий выход распределителя импульсов соединен с входом раэреше ния записи регистра частного, выход которого соединен с вторым информационным входом (m-1)-й младших тетрад десятичного сумматора, где

m-разрядность десятичного сумматора, выход (m-1)-й старших тетрад которого соединен с информационным вхо-. дом регистра частного.