Устройство для извлечения квадратного корня

 

Изобретение относится к области вычислительной техники и позволяет сократить а iiiiapa i-урные затраты и врет мя р.ычислсния значения квадратного KopFiH . Устройство содержит первьш регистр I, в котором формируется значение результата, второй регистр 8, п-1 элементов 2 И-ИПИ, где п - разрядность результата, сумматор 4 и элемент FiE 3. На вход 2 синхрониза-, устройства поступают тактирующие ,импульсы. В KfDKaoM такте на входы 6 и 7 м;1а;ц ;его и старшего разрядов аргумента поступают последовательно, начиная со старшего, разря,цы аргумента . Bxojjj: 9 и 10 лоптческого нуля и е;а1Н1-1пы подключаются к соответ- cтвyюш i i потенциапам. 1 ил.

CO!OS СОВЕТСК 1Х

СОЦИАЛИСТИЧЕСНИХ

РЕСГ1УБЛИН

ОПИСАНИЕ ИЗОБАТЕ- i=-- :, -::

И АВТОРСИОМУ СВИДЕТЕЛЬСТВУ 1 Я/ы

ГОСУДАРСТБЕННЬЙ 1.1О11ИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТИРЬ1Тт;Л (21) 3919293/24 — ? 4 (22) 01.07.85 (46) 15 01.87. Внл . 1! 2 (71) Таганрогский радиотехнический институт им, В.Д.Калмыкова (72) В.Е.Золотовский и P ..В.Коробков (53) 681 . 325 (088. 8) (56) Авторское свидетельство СССР

К - 1! 46662, кл. G Об F 7/552, 1983.

Авторское свидетель ство СССР !! 1103226, кл. G Об F 7/552, 1982. (54) УСТРОЙСТВО ДПЯ ИЗВЛЕЧЕНИЯ КВАД—

РАТНОГО КОРНЯ (57) Изобретение относится к области вычислительной техники и позволяет

«..-,и1:. !. 233Я9 А 1

cGI(ратить аш ара,урные затраты и вре-, мя i bl÷è ..;.ения зн"-- ения квадратного корня . Устройство содержит первый регистр 1, i(ко-.ором формируется значение результата. второй регистр 8, и-1 э-(ементов 2 И-ИЛИ, где п — разрядность результата. сумматор 4 и элемент НЕ 3. .!1a вход 2 синхрониэа— пии устройства поступают тактирующие ,импульсы: В кажном такте на входы

6 v. 7 (,(à„.ö:.åãî и старшего разрядов аргумента поступают последовательно, начиная со старше: о разряды аргумента. 8 a;-."- 9 и 10 логического нуля и е;з(виды полк:(ючаются к соответс твую(ш .".(П(>т(нци Ялам . ил

l 2838 (}

Изобретение относится к «ы и!«ли— тельной технике и предназначено д}}я использования В ттт! фровых Вычи Г,!т}т т е!! т:— вия.

На чертеже приведена функциональная схема устройства.

Устройство содержит первый регистр l, вход управления сдвйгом которого соединен с входом 2 управ1 ления устройства, элемент HF. 3, сумматор 4, шину 5 информационной единицы, входы б и 7 младшего и старше—

ro разрядов аргумента устройства соответственно, второй регистр 8, шину 9 информационного нуля, с пер— вого по (n-1)-й элементы 2 И-ИЛИ

l0 17 (где и — разрядность резуль2Q тата), выход 18 результата устрой— ства.

Регистр представляет собой обычный п-разрядный регистр сдвига.

Сдвиг происходит под в оздей ствием сигнала С, поступающего на вход 2 устройства. В первый разряд регист— ра 1, ос в о бождающий ся при с дви ге, записывается код, считываемый с вы—

30 хода элемента НЕ 3. Инверсные выхо— ды первого, второго, ..., (и-1) -гп разрядов ре гис тра 1 соединены и ep— ными входами третьего, четвертого, (и+1)-ro разрядов сумматора 4.

Первые входы первого и второго и зна-35 кового разрядов сумматора 4 соедттнены с входом устройства 5, на котор»}й постоянно подается сигнал 1. На вторые входы первого и второго разрядов сумматора 4 подаются пары разрядов подкоренного числа Х ., (младший разряд пары), Х,! (старший разряд пары) с входов 6 и 7 устройства соответственно. Вторые входы тре— тьего, ..., (п+!)-го разрядов сумма— тора соединены с выходами первого, (n-1)-го разрядов регистра 8.

Второй вход знакового разряда сумматора 4 соединен с входом устрой—

Пример.Пу

0,11.00. !0.11.00

1 — и цикл. Входы. 1

Входы 2 б Х

l . сть п

О! а 4 — 1 „111111 ! а 4 0,0000011

0„0000010 тому RG-I: = 000001 и КГ8:= 00010 ! RGI:= 000011

000 ВГ8.= 000!1 г} t сумматор сумматор ных машинах различного назначения.

Цель изобретения — у}трощение устройства и повышение быстродейст—

Разность положительна, поз

2-й цикл . Входы — 1111

" Входы 2 0,0001

0,0000 ив к <ттo !! }! !}г Г "(s! !!!! }!" г —

Г

,! !!

i !!! !!a:! 0 . Сумматор 4 пред«та!!в ия г «обсй обь! п}ый (и+2) — разря, тгый г!}т о}! ч}те)т! к Омб!! на}тио и !гь}т! с!, м! !» тор .

l !.. Гкстр 8 пpе}тст aвляет собой обычный ! и — ) — разрядныи пара.тлеттьный р! ги«TU .

Запись в регистр 8 происходит по сигналу С, поступающему на вход 2 устройства. Элементы И-ИЛИ 10 — 17

n::çâîëÿþò записывать в рег}!c тр 8 сумму сумматора 4, сдвигаемую:}а лва разряда в сторону старших разрядов и.ти производить сдвиг содержимого регистра 8 на два разряда в сторону стартпих разрядов. Управление элемен— тами И-ИЛИ произв одится знаком суммь, и его HHBpðñèé. Искомый результа" считывается с единичных выходов регистра 1, соединенных с выходом 18 у! тройства

Рассмотрим работу устройства. Лев ред началом операции регистры 1 и 8 сброшены в ноль. На входь! б и 7 лов дается старшая пара разрядов годкоренного числа. На первые входы сумМ! матора 4 гоступает код 1,1 ... !1=-2, В сумматоре 4 формируется разность

Х 2 + Х 2" — 2". По завер— шенин операции суммирования подается с игнал C . Если эта разность положи— тельна, в регистр l запишется код

"1", в регистр 8 запишется зта же разность со сцзти гам. Если разность отрицательна, в регистр 1 запишется

3! !! код О, р регис гр 8 запишутся раз— рядь! Х,, Х, В следующем цикле на вхо гы 6 и 7 подается сттедующая пара ра.!рядов подкоренного чиста, которая вместе с содержимым регистра 8 поступает на вторые входь! сумматора

4. Ha его первые входь! поступает код "11 ... 101 } ", если в предыдущем цикле в регистр 1 бьл записан код

"1" или "11 ..1111" — в противном

;тучае. По завершении оператттти сум-!

- ир ов ания опять подается сигнал С .

Ь}тат! о гич ным образо."- в ыпоттияе гся еще !! -2 цикла .

) 2H)81О

3 — и цикл. Входы 1

Входы 2 — 1,1))ОО)l

О 000) 11 10

0,0000001

1,1100011

Π000011) 1,1101010 — 1,1000lil 0,0011100

) !О, 0 ) — 1,000 i 11 ) 0 1110001

0,0000000

RG):= OOOI1I

RGB:= 00001

4-й цикл.

Входы 1

Входы 2

Разность отрицательна.

RG1:=001!10

RG8:= 00111

Разность отрицательна.

RGI:= 011100

RG8:= 11100

Разность неотрицательна.

RGl:= 111001

RG8:= 00000

5 — и цикл . Входы 1

Входы 2

6-й цикл . Входы 1

В ходы 2

Операция закончена. Результат считывается из регистра 4. У

=0,111001.

Ф о р м у л а и з о б р е т е н и я

Составитель В. Сычев

Редактор В. Ковтун Техред И. Попович Корректор 1!. Самборская

Заказ 7445!50 Тираж б70 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4

Устройство для извлечения квадратного корня, содержащее два регист- 20 ра и су иатор, вход управления сдвигом первого регистра и вход синхро— низации второго регистра подключены к входу синхронизации устройства, а прямой выход первого регистра является выходом результата устрой— ства,отличающееся тем, что, с целью упрощения устройства и повышения быстродействия, оно содер— жит n-I элементов 2 И-ИЛИ (где n — 30 разрядность результата) и элемент

НЕ, причем входы первого, второго и знакового разрядов первого слягае— мого сумматора подключены к входу логической единицы устройства, входы с третьего по (и+1)-ый разрядов первого слагаемого сумматора соединены с HHHppcHbIMH выходами с первого no (n-))-й разрядов первого регистра, входы первого и второго раз в 40 рядов второго слагаемого сумматора подключены к входам младшего и старшего разряда аргумента устройства, входы с третьего . о (и+, } -й разрядов второго слагаемого сумматора подключены к выходам с первого по (n — ) } — и разрядоз второго регистра, вход знакового разряда второго слагаемого сумматора подключен к входу логического нуля устройства, выходы с пер во го по (п-! ) -й разря— дов сумматора соединены с первыми входами с первого по (n — 1)-й элементов 2 И-ИЛИ, выход знакового разряда сумматора через. элемент НЕ подключен к информацчонному входу первого разряда первого регистра и к вторым входам с первого по (п-1)-й элементов 2 И-ИЛИ, третьи входы с третьего по (n-1)-й элементов 2 И-ИЛИ подключены к входам с первого по (п-3)-й разрядов второго регистра, третьи входы первого и второго элементов 2 И-ИЛИ подключены к входам младшего и старшего разрядов аргумента устройства соответственно, четвертые входы всех элементов 2

И-ИЛИ соединены с выходом знакового разряда сумматора, выходы с первого по (n-1) -й элементов 2 И-ИЛИ подключены к информационным входам с первого по (n-))-й разрядов второго регистра.