Вычислительное устройство

 

Изобретение относится к технике связи, а именно к арифметическим устройствам вычислителя сигнального про- ;1:1;ессора,и может быть использовано в демодуляторах для многоканальной системы передачи дискретной информации с взаимно ортогональными синусоидальными сигналами и фазоразностной модуляцией . Целью изобретения является расширение функциональных возможностей за счет выполнения операций извлечения квадратного корня из суммы квадратов, умножения с усреднением и поиска минимального числа. Поставленная цель достигается тем, что вычислительное устройство, содержащее умножитель, сумматор, два сдвигателя, преобразователь дополнительного кода в прямой код, схему сравнения , пять регистров, гри коммутатора и блок микропрограммного управления, содержит блок вьщеления старшего значащего разряда, шифратор коэффициента и коммутаторы с четвертого по восьмой с соответствующими связями, 12 ил. е «

СОЮЗ СОВЕТСНИХ соцИАлистичесних

РЕСПУБЛИН (59 4 G 06 F 7/38

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

1..г опиодник изовретения ц (21) 3819686/24-24 (22) 30.11.84 (46) 30.12.86. Бюл. № 48 (72) Е.Ф.Мильто, В.А.Пугачев, З.А.Брусницина и В.И.Иельникова (53) 681.325(088.8) (56) Авторское свидетельство СССР № 987621, кл. G 06 F 7/52, 1981.

Авторское свидетельство СССР № 885994, кл. С 06 Г 7/38, 1979, (54) ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО (57) Изобретение относится к технике связи, а именно к арифметическим устройствам вычислителя сигнального про; цессора,и может быть использовано в демодуляторах для многоканальной системы передачи дискретной информации с взаимно ортогональными синусоидаль„;SU„„1280611 А I ными сигналами и фазоразностной модуляцией. Целью изобретения является расширение функциональных возможностей за счет выполнения операций извлечения квадратного корня из суммы квадратов, умножения с усреднением и поиска минимального числа. Поставленная цель достигается тем, что вычислительное устройство, содержашее умножитель, сумматор, два сдвигателя, преобразователь дополнительного кода в прямой код, схему сравнения, пять регистров, т ри коммутатора и блок микропрограммного управления, содержит блок выделения старшего значащего разряда, шифратор коэффициента и коммутаторы с четвертого по восьмой с соответствующими связями.

12 ил.

12806 11

y" 9= у1,yZ y4,y14,у17,,у20,У21,У22, У20=. У1, у2, у4, у5, у11, у13, у25;

У21=

У22=

У23=

У24=

Сигналы У1-У27 управляют выполнением следующих действий

У1 — запись в P 1;

У2 — к7: - входному числу, УЗ вЂ” к7: = к22, У4 — Р„2: = К7, У5 — к19: = К18(1), Уб — к19: = P> 4„

У7 — к19: = Бл11;

У8 — Р,4: = К 21, У9 — к21: = Ш8, У10 — к21: = УМН !0;

У11 — к20: = 1(18(2)

У12 — к20: = ПР9;

Ó13 — Р 3: = УМН 10;

У14 — к16: = К18(2);

y15 — к16: = Р„З

У16 — к17: = к18(1), У17 — к17: = CD13;

У18 — K17: = CD14;

У19-к22: .=Р 3;

У20 - к22: =- СМ12;

У21 — P„5; = к22;

0 — прямой код,"

1 — обратный код, 1— 0 - прямой код, 1 — обратный код, У23—

У24Изобретение относится к технике связи, а именно к арифметическим устройствам вычислителя сигнального процессора и может быть использовано в демодуляторе для многоканальной сис-5 темы передачи дискретной информации °

Цель изобретения — расширение функциональных возможностей путем выполнения операций извлечения квадратного корня иэ суммы квадратов, ум- ®О ножения с усреднением и поиска минимального числа.

На фиг. 1 изображена схема вычислительного устройства, на фиг. 2— схема блока микропрограммного управ» ления, на фиг. 3 — схема шифратора коэффициента; на фиг. 4 — диаграмма алгоритма операции деления, на фиг.

5 — диаграмма алгоритма операции извлечения корня квадратного из суммы квадратов; на фиг. б и 7 — диаграммы алгоритмов операций усреднения, на фиг. 8 — диаграмма алгоритма операции умножения с усреднением, на фиг. 9 — диаграмма алгоритма опера25 ции умножения, на фиг. 10 — диаграмма алгоритма операции сложения; на фиг. 11 — диаграмма алгоритма операции вычитания; на фиг. 12 — диаграмма алгоритма операции поиска минимального числа.

Вычислительное устройство (фиг. 1) содержит регистры 1-5, схему 6 сравнения, коммутатор 7, шифратор 8 коэффициента, преобразователь 9 дополнительного кода в прямой код, умножитель 10, блок 11 выделения старшего значащего разряда, сумматор 12, сдвигатели 13 и 14, блок 15 микропрограм- 40 много управления, коммутаторы 16-22.

Блок 15 микропрограммного управления (фиг. 2) содержит узел 23 памяти микрокоманд, дешифратор 24 микроопераций, узел 25 формирования ад- 45 реса, счетчик 26 адреса.

Шифратор 8 коэффчциента (фиг. 3) содержит элементы И 27 и 28.

В диаграммах алгоритмов (фиг, 4- 50

12) использованы следующие обозначения. Сигналы У 1-У 24 представляют сособой последовательность выполнения микроопераций у1-у27 на выходах блока

15 микропрограммного управления:

У1 = у7,У11,у13,У22, У2 = у7,у8,у10,у12,y15,ó22,y25,у26, УЗ = yá, у 11ф,у 1 3 р у2 2

У4 =

У5

Уб

У7

У8

У9

У10=

У11=

У12=

У13=

У14=

У15=

У16=

У17=

У18=

2 уб, У8, у 10, у12, у15, у25, у26, у1, у2, у4, уб, у11, y13,У19, У21, y25, . у7,у11,ó13,У27, у7, у8,у10, у12, у15, у25,у26, у27 уб,у11,yiÇ,у27, уб,у8,у9,У11,у22, уб,у8,у9,у11, уб, y 1 1, У13; у1,у2,У4,у15,у20,У21,у22,y25, у1, у2, у4, у15, у20, у21; у14, у16, У20, у21, у22, y23, у i, у2, у4, у14, у17, у20, у21, у22, у23; у1,У2,у4,у14,У18,у20,У21,y22, у23; у1,y5,Ó11, у13, У15, у16, у20, у21, у23

yi 9, у21; у1, у2, У4, у14, у16, у20, у21, у23, у24, у1,у2,у4,у14,у1б,у20,У21,у24; уI УЗ,У4,У16,У20,у21,у27.

f0 (к f8(1) P i,zcf8(2) Р, 2) (1 "(к18(2):=Р 1,к18(1):=Р 2)

1280611

1 0 — прямой код; 1 — обратный код;

У26 — "+1" в младший разряд CM 12;

Π— управление коммутатором

18 с блока 15(у22);

1 — управление коммутатором

18. со схемы 6 сравнения.

У27—

Коммутатор 18 выполнен на мультиплексорах. его схема управления работает в трех режимах: режим, когда большее число направляется на второй выход, а меньшее — на первый выход и режим, когда выход регистра 1 подключается на первый выход, а выход регистра 2 одновременно подключается на второй выход и наоборот.

Сдвигатели 13 и 14 выполняют соот- 20 ветственно сдвиг на шесть и десять разрядов вправо, шифратор 8 коэффициента (фиг. 3) является трехразрядным и служит для нахождения коэффициента в операции извлечения корня квадратного из суммы квадратов.

В блок 15 микропрограммного управления (фиг. 2) записаны микропрограммы, алгоритмы которых представлены на фиг. 4-12.

Перед началом работы счетчик 26 обнуляется и по его значению считывается из узла 23 памяти первая микрокоманда. Содержащийся в ней код дешифрует дешифратор 24 и вырабатывает 35 сигналы У1-У27. Происходит увеличе.ние содержимого счетчика 26.- Далее описанный процесс повторяется. В случае ветвления по условиям используется узел 25 формирования адреса.

Блок 11 определяет первый ненулевой разряд выходного числа.

Вычислительное устройство обеспечивает выполнение одиннадцати арифметико-логических операций. При пос- 45 туплении на вход вычислителя числа предварительно масштабируются.

Операция деления (фиг. 4) выполняется следующим образом.

Делитель R и делимое Z записывают ся в регистры 1 и 2 соответствеEIEIo.

Находится обратная величина делителя.

За первый машинный такт на вход блока l1 и на первый вход умножителя 10 коммутатор 18 подключает выход регистра 1, т.е. делитель. С выхода блока

11 число 2 поступает перекрестным с передачей 1а второй вход умножителя

10, и результат умножения (R2 ) записывается в регистр 3. За второй машинный такт содержимое регистра 3 поступает на сумматор 12 в обратном коде, в младший разряд которого подается единица. С выхода сумматора 12 через преобразователь 9 результат поступает в прямом коде на первый вход умножителя 10, на второй вход которого поступает через блок 11 де литель. В регистр 4 с выхода умножителя 10 записывается величина первой итерации. Вторая и третья итерации выполняются также за два машинных такта каждая, причем блок 1 l в операции больше не участвует, а значения итерации запоминаются на регистре 4.

Затем за седьмой машинный такт производится умножение (Z 1/R), причем на первый вход умножителя 10 через коммутатор l8 поступает величина делимого, а на второй вход умножителя

10 с регистра 4 — величина 1/R. С выхода умножителя 10 результат поступает на регистр 3, с выхода которого он поступает на регистр 5 для считывания на выход устройства.

Операция извлечения корня квадратного из суммы квадратов двух чисел ГБ +N (Фиг. Б) производится методом линейной итерполяции выражения двучленом Б + КМ, где Б и M больше и меньше числа.

В качестве К берутся три, сдвинутых вправо на один разряд, старших разряда после запятой отношения

М/Б. Для уменьшения погрешности К =

= 0;0111 заменяется на число 0,0110.

При этом по результату сравнения двух чисел, хранящихся на регистрах

1 и 2, выполняемому схемой 6 сравнения, коммутатор l8 передает большее число на второй выход, а меньшее на первый. Затем вычисляется величина 1/Б путем нахождения трех итераций с записью результата в регистр 4. Время выполнения — шесть машинных тактов. В седьмом машинном такте коммутатор 18 передает меньшее число на свой второй выход, которое поступает на первый вход умножителя 10, а на его второй вход с регистра 4 поступает величина i/Á.

С выхода умножителя произведение поступает на шифратор 8, выполняющий операцию нахождения коэффициента К, числовое значение которого записывается в регистр 4. В восьмом машин1280611 ном такте меньшее число M поступает на первый вход умножителя 10, а на его второй вход поступает с регистра 4 число К. Затем с выхода умножителя 10 произведение поступает 5 на регистр 3. В девятом машинном такте содержимое регистра 3 поступает на второй вход сумматора 12, а на первый его вход поступает большее число Б. 10

С выхода сумматора 12 результат извлечения корня квадратного из суммы квадратов поступает на регистр

5 и далее на выход устройства. Операция усреднения вида

15 х

+ Ь 1

h 2 6 1 где с1.„- предыдущая усредненная ве- 20 личина, х — новое текущее число, выполйяется за два машинных такта (фиг. 6) следующим образом.

Числа с и х записываются соотг r1 ветственно на регистры 1 и 2. За первый машинный такт коммутатор 18 подключает выход регистра 2 на один вход сумматора 12 в прямом коде, а число < „ в обратном коде на другой вход сумматора 12, и с выхода сумматора разность записывается в регистр 5. За второй машинный такт полученная разность с выхода регистра

5 подается на сдвигатель 13, с выхо- 35 да которого результат подается на сумматор 12, где скалывается с числом, поступившим с регистра 1.

С выхсда сумматора 12 результат записывается в регистр 5 и поступает затем на выход устройства.

Операция усреднения ((+ n .2=.! г а-1 2 ю

45 выполняется аналогично предыдущей, но вместо сдвигателя 13 во втором такте подключается сдвигатель 14 (фиг. 7).

Операция умножения с усреднением

ZR

ы = с

50

55 выполняется следующим образом (фиг.8>., Числа Z u R предварительно запи сываются на регистры 1 и 2. За первый машинный такт коммутатор 18 подключает выход регистра 1 на один вход, а выход регистра 2 — на другой вход умножителя 10. Произведение с выхода умножителя поступает на регистр 3. На регистр 1 поступает число с „„,. 3а второй машинный такт с регистра 3 на один .вход сумматора 12 в прямом коде поступает величина (Z R) а на другой вход сумматора 12 с регистра 1 через коммутатор 18 поступает число ь|,в обратном коде, н результат записывается в регистр 5.

За третий машинный такт с выхода регистра 5 результат через сдвигатель 13 подается на один вход сумматора 12, а на его другой вход с регистра 1 через коммутатор 18 подается с,„,. С вьгхода сумматора 12 полученное значение записывается в регистр 5 для считывания на выход устройства.

Операция умножения двух чисел (фиг. 9) производится за один машинный такт следующим образом.

На регистры 1 и 2 предварительно записываются сомножители. Число с выхода регистра 1 поступает через коммутатор 18 на один вход умножителя 10, а на его другой вход поступает число с регистра 2. С выхода умножителя результат записывается в регистр 3 и далее в регистр 5 для считывания на выход устройства.

Операция сложения двух чисел (фиг. 10) производится за один машинный такт следующим образом.

На регистры 1 и 2 предварительно записываются слагаемые. Слагаемое с выхода регистра 1 поступает через коммутатор 18 на один вход сумматора 12, на другой вход которого с выхода регистра 2 через коммутатор 18 поступает второе слагаемое. С выхода сумматора 12 результат записывается в регистр 5 для считывания на выход устройства.

Операция вычитания двух чисел (фиг. 11) производится за один машинный такт следующим образом.

В регистр 1 предварительно записывается уменьшаемое число, а в регистр 2 — вычитаемое. С выхода регистра 1 число в прямом коде поступает на вход коммутатора 18 и затем с его выхода — на один вход сумматора 12. С выхода регистра 2 число в обратном коде поступает на вход коммутатора 18 и с его выхода — на дру—

1280611

Операция сравнения двух чисел на равно производится за один машинный такт следующим образом.

На регистры 1 и 2 предварительно записываются числа Z u R. С выхода регистра 1 число поступает на один вход схемы 6 сравнения, а на ее другой вход поступает число с регистра

2. Если на втором выходе схемы 6 сравнения появится уровень логической единицы, то числа равны.

50 формула изобретения

Вычислительное устройство, содержащее умножитель, сумматор, два.сдвигателя, преобразователь дополнительного кода в прямой код, схему сравгой вход сумматора 12. С выхода сумматора величина разности записывается в регистр 5 для считывания на выход устройства.

Операция сравнения двух чисел на большее-меньшее производится за один машинный такт следующим образом.

На регистры 1 и 2 предварительно записываются числа Z и К . С выхода регистра 1 число поступает íà 10 один вход схемы 6 сравнения, а на ее другой вход поступает число с регистра 2. Если на первом выходе схемы 6 сравнения появляется уровень, соответствующий логической единице, 15 то число Z меньше числа R.

Операция поиска минимального числа из ряда чисел (фиг. 12) производится следующим образом.

На регистры 1 и 2 предварительно 20 записываются два числа. Затем производится операция на большее-меньшее, в результате которого схема 6 срав, нения управляет коммутатором 18 таким образом, что на первый выход всегда передается меньшее число, а ( на второй . — большее. Меньшее число поступает на один вход сумматора 12, а на втором его входе приложены нули во всех разрядах, в результате З0 чего меньшее число записывается в регистры 2 и 5. Новое число поступает на регистр 1, и производится операция сравнения его на большее-меньшее с числом, записанным в регистре 35

2. Таким образом, процесс нахождения меньшего числа повторяется, в результате которого меньшее число всегда записывается в регистр 5 и может быть считано на выходе устройства. 40

I нения, пять регистров, три коммутатора и блок микропрограммного управления, причем первый и второй информационные входы устройства соединены соответственно с информационными входами первого регистра и с первым информационным входом первого коммутатора, выход которого соединен с информационным входом второго регистра, выходы Меньше" и "Равно" схемы сравнения соединены соответственно с первым и вторым входами логических условий блока микропрограммного управления, тактовый вход которого соединен с тактовым входом устройства, выход умножителя соединен с информационным входом третьего регистра, выход которого соединен с первым информационным входом второго коммутатора, выход первого сдвигателя соединен с первым информационным входом третьего коммутатора, выход которого и выход второго коммутатора соединены соответственно с входами первого и второго слагаемых сумматора, выход которого соединен с входом преобразователя дополнительного кода в прямой код, выходы с первого по двенадцатый блока микропрограммного управления сое,ди— нены соответственчо с входом разрешения приема первого регистра, первым и вторым управляющими входами первого коммутатора, входов разрешения приема второго регистра, входом разрешения приема третьего регистра, первым и вторым управляющими входами второго коммутатора, первым, вторым и третьим управляющими входами третьего коммутатора, входами разрешения приема четвертого и пятого регистров, о т л и ч а ю щ е е с я тем, что, с целью расширения функциональных возможностей путем выполнения операций извлечения квадратного корня из суммы квадратов, умножения с усреднением и поиска минимального числа, оно содержит блок выделения старшего значащего разряда, шифратор коэффициента и коммутаторы с четвертого по восьмой, причем выходы первого и второго регистров соединены соответственно с первым и вторым в:.одами exeter сравнения, выход Меньшеч которой соединен с первым управляющим входом четвертого коммутатора, первый и второй информационные входы которого соединены соответственно с выходами первого и второго регистров, первый выход четвертого коммутатора

Ë280611

10 соединен с первым информационным входом пятого коммутатора и с вторым информационным входом третьего коммутатора, третий информационный вход которого соединен с выходом второго сдвигателя,информационнь:й вход которого соединен с информационным входом первого сдвигателя, с выходом пятого регистра и является информационHbIM выходОм устроиствау ВТОрОи ВыхОд 0 четвертого коммутатора соединен с вторым информационным входом Второго коммутатора, с первым информационным

Входом шестого коммутатора и с входом блока выделения старшего значащего разряда, разряды выхода которого перекрестно соединены с разрядами

ВФОрого информационного входа пятогG коммутатора,. третий информационный вход которого соединен с Выходом 20 четвертого регистра, информационный вход которого соединен с выходом седьмого коммутатора, первый информационный вход которого соединен с выходом шифратора коэффициента, вход которого соединен с вторым информационным входом седьмого коммутатора и с выходом умножителя, входы первого и второго сомножителей которого соединены соответственно с выходами шестого и пятого коммутаторов, выход преобразователя дополнительного кода в прямой соединен с вторым информационным входом шестого коммутатора, Выходы третьего регистра и.сумматора соединены соответственно с первым и вторым информационными входами восьмого коммутатора, выход которого соединен с информационным входом пятого регистра и с вторым информационным входом первого коммутатора, выходы с тринадцатого по двадцать седьмой блока микропрограммного управления соединены соответственно с первым, вторым и третьим управляющим входами пятого коммутатора, первым и вторым управляющими входами седьмо-. го коммутатора, .первым и вторым управляющими входами шестого коммутатора, первым и вторым управляющими входами восьмо.го коммутатора, Вторым и третьим управляющими входами .четвертого коммутатора, входом разрев ения выдачи первого регистра, входом разрешения выдачи второго регистра, входом разрешения выдачи третьего регистра и входом переноса сумматора, первый и второй Выходы схемы сравнения являются соответственно первым и вторым сигнальными выходами устройства

1280611

C7C b a=

Фиг,2 и/ s

Я У

acb 0mb

1280611

Составитель А.Клюев

Редактор Е.Копча Техред Л.Олейник Корректор В.Бутяга

Заказ 7067/54 Тираж 67! Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий !!3035, Москва, Ж-35, Рауп ская наб., д. 4/5

Производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4