Преобразователь двоичного кода в последовательность импульсов

5-j подсчета единиц и (j+1) м входом элемента ИЛИ 3, первый выход каждого блока подсчета единиц 5-К соединен с (К+3)-ми входами каждого элемента„6-m (1 ы К б п-2, К+1 «< m а и-1) .и j-м входом элемента И 7, и-й вход которого соединен с выходом триггера 4, выход элемента ИЛИ 3 соединен

7115 2 с информационным выходом 9 преобразователя, а выход элемента И 7 — с выходом 10 конца работы преобразователя, Многоканальный узел 2 преобразования параллельного кода в последовательный соцержит (фиг, 2) регистры

11-1 — 11-и сдвига, элементы И 12-1

12-п и элемент И 13, тактовый вход

14, вход 15 разрешения записи, выход

16 конца работы, группу информационных выходов 17, причем тактовые входы регистров 11 сдвига соединены с тактовым входом 14 узла, а входы разрешения записи — с входом 15 раэрешения записи узла, а информационные входы — с информационными входами 8 узла, выходы (инверсные) разрядов регистра 11-i сдвига (i=1,...,n) соединены с входами элемента И 12-i выходы элементов И 12 соединены с входами элемента И 13, выход которого соединен с выходом 16 конца работы узла, выход переноса регистра

11-i сдвига является информационным выходом 17-i i-го канала многоканального узла преобразования параллельного кода в последовательный.

Многоканальный узел 2 преобразованчя параллельного кода в последовательный содержит (фиг. 3) распределитель 18 импульсов, группу элементов И 19-1 — 19-п, груп..у элементов

ИЛИ 20-1 — ?О-п, причем тактовый вход регистра сдвига соединен с тактовым входом 14 узла, выход его последнего разряда -с выходом 16 конца работы узла, а выходы разрядов — с первыми входами элементов И 19-1

19-п групп, вторые входыкоторых соединены с информационнъпчи входами 8 узла,а выходы — с входами элементов ИЛИ 20-1—

20-п, выход элемента ИЛИ 20-i является информационным выходом 17-i i-го канала многоканального узла преобразования па; раллельного кода в последовательный.

Блок 5 подсчета единиц содержит реверсивный счетчик 21, элемент ИЛИ 22, элемент HE 23 (фиг. 4).

Функционирование устройства происходит следующим образом.

E исходном состоянии блоки 5 подсчета единиц сброшены, на выходе триггера 4 имеется нулевой логический сигнал. Преобразуемый код подан на информационные входы 8 преобразователя, а при выполнении многоканального узла преобразования параллельно3 f 277 го кода в последовательный в соответствии с фиг. 2 он записан в регистры сдвига. !

При поступлении тактовых импуль- 5 сов с выхода генератора 1 на тактовый вход многоканального узла 2 преобразования параллельного кода в последовательный, последний преобразует параллельный код на 1-й группе fp информационных входов 8 преобразователя (i=1,...,n) в последовательный код на информационном выходе

i-го канала узла 2, Импульсы с информационного выхода первого канала f5 узла 2 поступают через элемент ИЛИ 3 непосредственно на информационный выход 9 преобразователя, а с информационного выхода i-ro канала узла 2— на суммирующий вход блока 5-(i-2) 20 (i=2 n) подсчета единиц, который осуществляет подсчет поступающих на его суммирующий вход импульсов. По окончании преобразования входного кода многоканальный узел. 2 преобра- 25 зования параллельного кода в последовательный самоблокируется и далее импульсов на информационных выходах каналов не формирует, при этом на его выходе конца работы появляется 30 сигнал, переключающий триггер 4, на выходе которого при этом появляется единичный логический сигнал. Далее происходит процесс последовательного обнуления блоков 5 подсчета единиц. Пусть 5-j — наименьший номер блока подсчета единиц, в который за время работы многоканального узла преобразования параллельного кода в последовательный поступили импульсы.

При этом на его первом выходе, соединенном с входом элемента И.7, имеется нулевой логический сигнал, а на втором выходе, соединенном с входом элемента И 6-1, — единичный, на, 45 рходах элемента И 6-1,соединенных . с первыми выходами блоков 5-1 5 (j-1) подсчета единиц, также имеются единичные логические сигналы. При этом тактовые импульсы с выхода ге- 5р нератора 1 поступают через элемент

И 6-1 на вычитающий вход блока 5-1 подсчета единиц и через элемент ИЛИ

3 " на информационный выход 9 преобразователя. Работа продолжается таким образом до обнуления блока 5-j подсчета единиц. В течение всего времени работы блока 5-j .подсчета единиц он нулевым логическим сигналом

1 f5 4 на своем пер..ом выходе блокирует прохождение тактовых импульсов на выходы элементов И 6-(j+1) — 6-(и-1).

После обнуления блока 5-j подсчета единиц на его первом выходе появляется единичный логический сигнал, разрешающий прохождение тактовых импульсов на выходы элементов И 6 (j+1) — 6 †(и-1), а на втором выходе— нулевой логический сигнал, запрещающий их прохождение на выход элемента И 6-j. Аналогично обнуляется все остальные блоки 5 подсчета единиц.

При обнулении последнего блока 5 на всех -входах элемента И 7 оказываются единичные логические сигналы, вызывающие единичный логический сигнал на

его выходе, поступающий на выход 10 конца работы преобразователя. Преобразование кода закончено. За это время на выходе 10 устройства сформировано число импульсов, равное числу единиц входного кода.

Формула изобретения

1. Преобразователь двоичного кода в последовательность импульсов, содержащий многоканальный узел преобразования параллельного кода в последовательный, элемент ИЛИ и генератор тактовых импульсов, причем группа информационных входов многоканального узла преобразования параллельного кода в последовательный является группой информационных входов преобразователя, информационный выход первого канала многоканального узла преобразования параллельного кода в последовательный соединен с первым входом элемента ИЛИ, выход которого является информационным выходом преобразователя, отличающийся тем, что, с целью повышения быстродействия преобразователя, в него введены группа из (и-1) элементов И (пчисло каналов многоканального узла преобразования параллельного кода в последовательный), триггер, элемент

И и группа из (n-1) блоков подсчета единиц, причем выход конца работы многоканального узла преобразования параллельного кода в последовательный соединен с единичным входом триггера, прямой выход которого и первые выходы всех блоков подсчета единиц группы соединены с соответствующими входами элемента И, выход которого является выходом конца работы преоб1277115

17- 1

77- 7 разователя, информационный выход каждого i-го канала многоканального узла преобразования параллельного кода в последовательный (2 i п) с соединей с суммирующим входом (i-1)— го блока подсчета единиц группы, пряМой выход триггера соединен с первыми входами всех элементов И группы, Вторые входы которых соединены с выходом генератора тактовых импульсов 10 н тактовым входом многоканального . узла прЕобразования параллельного кода в последовательный, второй выход каждого j-го блока подсчета единиц группы соединен с третьим входом jro элемента И группы (1 «а j < n-1), Выход которого соединен с вычитающим входом j-ro блока подсчета единиц группы и (j+1)-м входом элемента ИЛИ, первый выход каждого К-го блока подсчета единиц группы соединен с (К+3)— ми входами каждого m--го элемента И группы (1 К + n-2; К+1 m n-1), 2. Преобразователь по п. 1, о т— л и ч а ю шийся тем, что блок подсчета единиц группы содержит реверсивный счетчик, элемент ИЛИ и элемент НЕ, причем суммирующий и вычитающий входы реверсивного счетчика являются соответственно суммирующим и вычитающим входами блока, выходы разрядов реверсивного счетчика соединены с входами элемента ИЛИ, выход которого соединен с входом элемента

НЕ, выход которого является первым выходом блока, выход элемента ИЛИ является вторым выходом блока.

77- 7

Составитель В. Гречнев

Редактор Е. Копча Текред И.Попович Корректор А. Ильин

Заказ 6668/43 Тираж 671 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-.полиграфическое предприятие, г. Ужгород, ул. Проектная, 4