Множительно-делительное устройство

 

Изобретение относится к области вычислительной техники, может быть применено в спецпроцессорах или в комплексе с цифровой вычислительной машиной для оперативного вычисления групповой операции и является усовершенствованием известного устройства, описанного в авторском свидетельстве № 1206774. Целью изобретения является расширение функциональных возможностей устройства за счет вычисления частного от деления парных произведений на одно число. Указанная цель достигается за счет того, что в устройство, содержащее сумматоры, коммутаторы, сумматоры по модулю два, элементы НЕ, матрицу элементов И, элементы И, элементы ИЛИ, введес ны дополнительные матрицы элементов И. 1 и л. (Л

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (11) (gal 4 G 06 F 7/52

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (61) 1206774 (21) 3323008/18-24 (22) 18.06.81 (46) 30.10.86. Бюл. № 40 (71) Киевский ордена Трудового Красного Знамени институт инженеров гражданской авиации (72) Г.Е. Пухов, A.И. Стасюк и Ф.Е. Лисник (53) 681.325(088.8) (56) Авторское свидетельство СССР № 1206774, кл. G 06 F 7/52, 01.04.81. (54) МНОЖИТЕЛЬНО-ЦЕЛИТЕЛЬНОЕ УСТРОЙСТВО (57) Изобретение относится к области вычислительной техники, может быть применено в спецпроцессорах или в

407 А 2 комплексе с цифровой вычислительной машиной для оперативного вычисления групповой операции и является усовершенствованием известного устройства, описанного в авторском свидетельстве № 1206774. Целью изобретения является расширение функциональных возможностей устройства за счет вычисления частного от деления парных произведений на одно число. Указанная цель достигается за счет того, что в устройство, содержащее сумматоры, коммутаторы, сумматоры по модулю два, элементы HE матрицу элементов

И, элементы И, элементы ИЛИ, введены дополнительные матрицы элементов

H. 1 ил.

1267407

Изобретение относится к вычислительной технике и может быть применено в спецпроцессорах или в комплек-, се с цифровой вычислительной машиной для. оперативного вычисления групповой операции.

По основному авт.св.о11 1206774 известно множительно-делительное устройетво содержащее и-1 сумматоров, и-разрядность операндов п-1 групп коммутаторов,.первую группу элементов И, первую группу элементов ИЛИ, первую группу элементов запрета, причем первый информационный вход i-го коммутатора j-й группы (j=1 и-1;

Ж,...,n) соединен с входом i-ro разряда первого операнда устройства, первый вход К-ro разряда 1-ro сумматора (К=2,...,и+1; 1=1,..., п-2), соединен с выходом (К-1)-го разряда (1+1)-ro сумматора, матрицу элементов И, и-й сумматор, группу элементов НЕ, группы сумматоров по модулю два, вторые группы элементов И, ИЛИ и запрета, причем выход m-ro комму25 татора j-й группы (m=1,...,n+1) соединен с первым входом соответствующего сумматора по модулю два соответствующей группы, выходы i-го элемента HID первой группы и (z.-1)-го элемента И первой группы соединены с выходами i-го разряда устройства, выход каждого элемента запрета пер, вой группы соединен с управляющим

ЗО входом соответствующего элемента эап- З5 рета второй группы, управляющие входы коммутаторов j-й группы соединены с выходом (j+1)-ro элемента И второй группы, второй информационный вход

К-ro коммутатора j --й группы соединен 4о с входом (К-1)-го разряда первого операнда устройства, вторые входы сумматоров по модулю два j-й группы соединены с выходом (j+1)-го элемента запрета второй группы и первым 45 входом первого разряда j-ro сумматора, выходы сумматоров по модулю два

j-й группы соединены с вторыми входами соответствующих разрядов )-го сумматора, первые входы элементов И 50 с .хй строки матрицы соединены с входом 1-го разряда второго операнда устройства, вторые входы элементов

И i-ro столбца матрицы подключены к входу i-го разряда третьего операнда . 55 устройства, выходы элементов H j-го столбца матрицы соединены с третьими входами соответствующих разрядов

j-го сумматора, входы разрядов первого операнда устройства через соответствующие элементы НЕ группы соединены с первыми входами соответствующих разрядов и-ro сумматора, вторые входы которых соединены с выходами соответствующих элементов И п-го столбца матрицы, третий вход первого разряда

n-ro сумматора соединен с шиной единичного погенциала устройства, первый вход каждого элемента ИЛИ первой .группы соединен с выходом соответствующего .сумматора по модулю два и-й группы, второй вход i-ro элемента

ИЛИ первой группы соединен с первым выходом переноса (i-1)-ro сумматора, первый вход i-ro сумматора по модулю два и-й группы, первый вход i-го элемента И первбй группы и информационный вход i-го элемента запрета первой группы соединены с выходом (+

+1)-ro элемента И второй группы, второй вход i-ro сумматора по модулю два и-й группы, второй вход i-го элемента И первой группы и управляющий вход i-го элемента запрета первой группы соединены .с вторым выходом переноса i-ro сумматора и первым входом i-ro элемента ИЛИ второй группы, второй вход которого соединен с выходом соответствующего элемента ИЛИ первой группы, а выход — с информационным входом соответствующего элемента запрета второй группы, первый вход i-го элемента И второй группы соединен с выходом -го элемента ИЛИ первой группы, а второй вход — с выходом промежуточной суммы (и+1)-го разряда (i-1)-го сумматора.

Недостатком этого устройства являются ограниченные функциональные возможности.

Цель изобретения — расширение функциональных возможностей устройства за счет вычисления частного от деления суммы парных произведений на одно число.

Указанная цель достигается тем, что в множительно-делительное устройство дополнительно введены $-1 дополнительных матриц элементов И (S — количество парных произведений), причем первые входы элементов

И i-й строки р-й дополнительной матрицы (р=1,2, ° ..,S-1) соединены с входом i-ro разряда (2р+2)-ro операнда устройства, вторые входы элементов И i-го столбца р-й дополнительной матрицы подключены к входу

i-ro разряда (2р+3)-ro операнда

1267407

x y„ + x yz + x y

z х х х

3 х г

z z

z z

17 х з

1 1 х,у, +

+ х,у, +

УЬ

У3

1 1

xzóz +

2 1 х, у, +

xzy2 +

ХХ3

1 1 313 х3

Х2 2 Х2 (Z + Х3 хzy2+ хzyz+

Х2 1 +

X1y1+

3 2

X1У1 +

3 Ь

1 1 гы

3 (x

12

ze

22 га22 гы

Х3 У3— х,у, +

3 2

ХЬУ3 +

,3) г3

3 х„у, +

2 Ь

Х,У1+

Х1У, +

Х3 Уз

2 3

X3Р

ХЬУ3

23 гс

v v х(1) = Cx()+

1 v

xzy2 + x3y3 ) — zd j.. устройства, выходы элементов И каждого столбца каждой дополнительной матрицы подключены к входам соответствующих разрядов соответствующего сумматора. 5

На чертеже представлена схема множительно-делительного устройства для случая, когда n=3, S=3.

Устройство содержит сумматоры 1, коммутаторы 2 групп, сумматоры 3 по модулю два первой и второй групп, элементы НЕ 4 группы, матрицу элементов И 5, элементы ИЛИ 6 первой группы, элементы И 7 первой группы, элементы 8 запрета первой группы, элементы 9 запрета второй группы, элементы И 10 второй группы, сумматоры

11 по модулю два третьей группы, элементы ИЛИ 12 второй группы, дополнительную матрицу элементов И 13, дополнительную матрицу элементов И

14, шину 15 единичного потенциала, Шину 16 нулевого потенциала, входы

Запишем выражение (2) в развернутом виде

Обозначим в выражении (3) векторы х5 =(х х й3... s) у г =(г г 1 ...г )

Каждый j é разряд 4 искомого векто- 45 ра. <% определяется по выражению

1 1 при (4) О Й = Оэ 3 =1,2,... и 50 где f — значение переноса из стар(2)

v шего разряда вектора х 1 определяемого на основании выражения:

17 — 23 соответственно первого, второго, третьего, четвертого, пятого, шестого и седьмого операндов, значения разрядов результата снимаются с выходов 24.

Работу устройства при вычислении функции представленной как х,у, + ХЬУ2 +

+ x у — zc(=- 0 и записанной в раз3 3 рядной форме х у + х,у2 + х3у3 г® = 1 (2) поясним на конкретном примере, r e у (y у у ); 8 1 2 3; ф )т *

0 = (О 0 ...0 ) — разрядные векторы,, представляющие собой изображения у, и и 0 соответственно; — разрядные матрицы, представляющие собой разрядные изображения х и z соотS ветственно при п=3

М "+ (У,+,У2 + Ф))

ХЕ, (5) где " — величина, принимающая значения

1 -li 1) f ) 0 — при

2 f " <0 (6) (о когда j =1; f 1; х 1 =О.

Если при j --й реализации выражения (5) и соответственно (4) оказалось, что =0, а при последующей реализации выражения (5) (т.е. j=j + 1) зна. чение пе еноса из старшего разряда

< v V 3+1 V +1 вектора < L хб +2 (х, у„+ х у2 +

+ x у ) равно единице, то принима3 3

S 12674

J ется, что ы =1 и вычислительный процесс продолжается аналогично (4)-(6).

Если в результате j-ro вычисления

3 по выражению (5) ((= 1, а при последующем (j+1) м вычислении по выражению (5) вектор Р =х(""+2 (х ф"+

ii< ч ) ( л

+ х2 у2 + хЗ у ) больше или р

3 Ф удвоенному вектору z т.е. выполняется неравенство (2г с,""l ; (7) 1о то далее выражение (5) реализуется

М )11 с удвоенным вектором z значение ск

ski считается равным нулю с(=О, а к значению (. (=1 добавляется единица.

Фактически значение j-го разряда вектора Z проставляется в двоичной избыточной системе счисления, т.е.

z может принимать значения 0,1,2.

Критерием выполнения второго случая при (j+1) и реализации выражеЭ ний (4)-(6) положено следующее: (.(=1 и значение старшего разряда вектора ч д,1r

S также должно быть равно единице при равенстве единице старшего разряда вектора z. 25

Устройство работает следующим образом.

При подаче на шины 18, 20 и 22 значений разрядов соответственно векv v v торов х,, х, х,, на шины 19, 21 и

23 значений разрядов соответственно

v векторов у, у2 уЗ B HB IUHHy 17 ч значений разрядов вектора z в схеме протекает переходный процесс, После окончания переходного процесса в устройстве на выходе и-го сумматора 1 по выражению (5) образуется

v(„i вектор х(", который поступает на вход (n-1)-го сумматора 1, а на выходе переноса старшего разряда и-го сум- 4О матора 1 в соответствии с (4) обраt зуется значение ((старшего разряда

v искомого вектора с(, которое поступает на выход 24. Далее на вхоц (о-1)-го сувматоРа 1. поет веют век- 4Е С > ч у торы + ° +1 1 в 2 2 ю 3 Э

V г 1, в котором по выражению (5) образуется вектор х<2>, а на выходе переноса его старшего разряда образуется нулевой или единичный сигнал, который в соответствии с (4) поступает на выход 24 второго разряда.

Аналогично образуется значение o(.

07 б

Если на выходе 24 i-ro разряда значение 4 =0 а на первом выходе переноса (i — 1)-ro сумматора 1 образуется единичный сигнал, то он поступает на выход,24 i-ro разряда, т.е. ( в этом случае (-(= 1.

Если на выходе 24 i-ro разряда ( образовался единичный сигнал o(=1, а на выходе промежуточной суммы (i-1)-ro сумматора 1 образовался также единичный сигнал, что характеризует выполнение (7), то выражение (5) в (i-1)-м сумматоре 1 реализуv ется с удвоенным вектором z . При этом на соответствующих выходах 24 образуются значения соответственно о (е( (х— = 1, с = О.

Использование дополнительных матриц элементов И, предназначенных для формирования дополнительных частичных произведений, отличает данное устройство от прототипа, в котором реализуется вычисление только функции ху/z, в предлагаемом же устройстве реализуется вычисление частного от деления скалярного произведе-. ния двух векторов на произвольное число, изобрете.ния

Формула

Множительно-делительное устройство по авт.св. N - 1206774, о т л и— ч а ю щ е е с я тем, что, с целью расширения функциональных возможностей за счет вычисления частного от деления суммы парных произведений на одно число, устройство содержит S-1 дополнительных матриц элементов (S количество парных произведений), причем первые входы элементов И i-й строки р-й дополнительной матрицы (р=1,...,8-1) соединены с входом i-ro разряда (2р+2)-го операнда устройства, вторые входы элементов И i-го столбца дополнительной матрицы подключены к входу i-ro разряда (2p+3)го операнда устройства, выходы элементов И каждого столбца каждой дополнительной матрицы подключены ко входам соответствующих разрядов соответствующего сумматора.

Составитель В. Березкин

Техред N..Õoäàíè÷

Корректор. А. Зимокосов ,Редактор М. Петрова

Заказ 5775/47 Тираж 671 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

1 13035, Москва, Ж-35, Раушская наб,, д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4