Преобразователь составных недвоичных равновесных сигналов

 

Устройство относится к автоматике и может найти применение в системах автоматического управления, системах передачи телеметрической информации , а также в системах связи, использующих многопозиционные многоуровневые составные сигналы. В процессе преобразования составных недвоичных равновесных сигналов, в устройстве исключается избыточность преобразованной информации, чем достигается повышение его информативности. Устройство содержит входной регистр сдвига, N блоков памяти, N пороговых блоков, три преобразователя кода, элемент ИЛИ, выходной регистр сдвига, дополнительньш блок памяти, блок умножения и сумматор. Каждый из блоков памяти содержит элемент ИЛИ, переключатель и регистр памяти. 1 ил. (Л с

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК ()9) (И) 42 А1 (51)4 С 08 С 19/28

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И OTkPblTHA

Р .-"-, Ч) й.

ОПИСАНИЕ ИЗОБРЕТЕНИЯ / "

Н А BTOPCHOMV СЮДЕТЕЛЬСТВУ (21) 3833942/24-24 (22) 02.01.85 (46) 15.10.86. Бюл. Н 38 (72) Ю.П.Зубков (53) 621.398 (088.8) (56) .Бородин Л.Ф. Введение в теорию помехоустойчивого кодирования. N.:

Сов. радио, 1968, с.192.

Авторское свидетельство СССР

У 982054, кл. G 08 С 19/28, 1981. (54) ПРЕОБРАЗОВАТЕЛЬ СОСТАВНЫХ НЕДВОИЧНЫХ РАВНОВЕСНЫХ СИГНАЛОВ (57) Устройство относится к автоматике и может найти применение в системах автоматического управления, системах передачи телеметрической информации, а также в системах связи, использующих многопозиционные многоуровневые составные сигналы. В процессЕ преобразования составных недвоичных равновесных сигналов.в устройстве исключается избыточность преобразованной информации, чем достигается повышение его информативности.

Устройство содержит входной регистр сдвига, N блоков памяти, N пороговых блоков, три преобразователя кода, элемент ИЛИ, выходной регистр сдвига, дополнительный блок памяти, блок умножения и сумматор. Каждый из блоков памяти содержит элемент ИЛИ, переключатель и регистр памяти. ил.

1264224

Подлежащий преобразованию исходный составной недвоичный сигнал вводится в регистр 1. Сложный сигнал из регистра 1 подается на совокупность блоков 2 памяти и на совокупность пороговых блоков 3. Исходный сигнал преобразуется в и-элементный двоичный составной сигнал с постоянным весом

P (B данном случае постоянный вес постоянное количество единичных сигналов) по правилу: если входной сигнал соответствующего порогового блока 3 нулевой, то и на выходе его также нулевой сигнал, в противном случае (вхЬдной сигнал — ненулевой) на выходе этого порогового блока единичный сигнал.

Выходной сигнал пороговîrо блока

3 подается на второй вход соответствующего блока 2 памяти, на один из входов преобразователя 4 кода.

Выходной сигнал порогового блока

3 является управляющим для переключателя 13: нулевой управляющий сигнал соединяет вход переключателя 13 с соответствующим выходом порогового блока .3, единичный управляющий сигнал соединяет вход переключателя 13 .с соответствующим входом регистра

g5

Устройство относится к автоматике и может найти г1рименение в системах автоматического управления, передачи телеметрической информации, а также в системах связи, использующих многопозиционные многоуровневые составные сигналы, Целью изобретения является повышение информативности устройства путем исключения избыточности преобразования.

Ца чертеже представлена функциональная схема устройства.

Устройство содержит входной регистр 1 сдвига, N блоков 2 памяти, N пороговых блоков 3, первый преобразователь 4 кода, элемент HJIH S выходной регистр 6 сдвига, второй и третий преобразователи 7 и 8 кода, дополнительный блок 9 памяти, блок

10 умножения, сумматор 11, каждый блок 2 памяти состоит из элемента

ИЛИ 12, переключателя 13 и регистра 14 памяти, вхоцы входного регистра

1 являются вхоцами 1S устройства, выход выходного регистра 6 является выходом 16 устройства.:

Устройство работает следующим образом.

20 .25

14 памяти (этот вход последовательный). Таким образом. нулевой управляющий сигнал как бы "закорачивает" регистр 14 памяти, т.е. информация из предыдущего блока 2 памяти через элемент ИЛИ 12, переключатель 13 поступает сразу же, минуя регистр l4 памяти, на вход элемента ИЛИ 12 следующего блока памяти. После такой коммутации в Р блоках 2 памяти, соединенных с теми выходами регистра 1, по которым выдаются нулевые сигналы. вход соединен с выходом. В остальных же и-р блоках 2 памяти вход соединяется с входом регистра 14 памяти, выход которого подключается к выходу блока 2 памяти.

В результате такой конструкции формируется динамический (по номерам

-регистров 14 памяти) регистр сдвига, в регистры 14 памяти которого записаны соответствующие ненулевые сигналы исходного сигнала. В целом можно заключить, что в блоках 2 хранится составной сигнал, состоящий из элементарных сигналов, каждый из которых может принимать одно из m значений. Этот сигнал поэлементно выводится через элемент ИЛИ 5 на вход преобразователя 7 кода, в котором из последовательного сигнала преобразуется в параллельный. Этот параллельный сигнал в преобразователе 8 кода так преобразуется, что на его выходе формируется двоичный параллельный сигнал, код которого соответствует коду входного недвоичного сигнала. В преобразователе 4 кода входной двоичный составной сигнал (равновесный) пРеобразуют в двоичный сигнал, В преобразователе 4 кода происходит.преобразование кода постоянного веса в полный двоичный код. В преобразователе 7 кода происходит преобразование двоичного последовательного кода в двоичный параллельный код.

В преобразователе 8 недвоичный код преобразуется в двоичный.

Этот сигнал подается на одни входы блока 10 умножения, на другие входы которого из дополнительного блока 9 памяти подается соответствующий сигнал. Код выходного сигнала блока 10 определяется произведением кодов входных сигналов. Выходной ! сигнал блока.10 подается на одни входы сумматора 11, на другие входы

1264224

Формула изобретения

Составитель S.Ходов

Редактор М.Циткина Техред Л.Сердюкова Корректор Е.Рошко, Заказ 5565/51 Тираж 515 Подписное ВНИИХИ Государственного комитета СССР по делам изобретений и открытий

1 13035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная,"4

1которого подается выходной сигнал преобразователя 8. Код выходного сигнала блока 11 определяется суммой кодов входных сигналов. Выходной сигнал блока 11 запоминается в выходном регистре 6.

Преобразователь составных недвоич-10 ных равновесных сигналов, содержащий входной регистр сдвига, N блоков памяти, N пороговых блоков. первый преобразователь кода, элемент ИЛИ, выходной регистр сдвига, выходы вход- l5 ного регистра сдвига соединены с первыми входами соответствующих блоков памяти, через соответствующие пороговые блоки с вторыми входами блоков памяти и с соответствующими входами 20 первого преобразователя кода, первый и второй выходы каждого блока памяти,, кроме последнего, соединены с третьим и четвертым входами последующего блока памяти, выходы последнего блока памяти соединены с соответствующими входами элемента ИЛИ, входы входного регистра сдвига являются входами устройства, выход выходного регистра сдвига является выходом устройства, отличающийся тем, что, с целью повыщения информативности устройства путем исключения избыточности преобразования, в него введены второй и третий преобразователи кода, дополнительный блок памяти, блок умножения и сумматор, выход элемента ИЛИ через послеповательнр соединенные второй и третий преобразователи кода подключен к первым входам сумматора, вторые входы которого соединены с выходами блока умножения, первые и вторые входы которого соединены соответственно с выходами дополнительного блока памяти и первого преобразователя кода, выходы сумматора соединены с входами выходного регистра сдвига.