Устройство для перезапуска процессора при сбое

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„,Я0„„1262499 (Я) 4 G 06 F 11 00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСН0МУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3804017/24-24 (22) 24.07.84. (46) 07.10.86. Бюл. № 37 (71) Главный вычислительный центр

МПС СССР (72) О. Л. Певзнер и М. С. Ваксин (53) 681.3 (088.8) (56) ЕС-1010 «Видеотон». Общее описание.

270. 100.206.2, 1973.

Авторское свидетельство СССР № 881753, кл. G 06 F 11/00, 1979. (54) УСТРОЛСТВО ДЛЯ ПЕРЕЗАПУСКА

ПРОЦЕССОРА ПРИ СБОЕ (57) Изобретение относится к вычислительной технике. Цель изобретения — упрощение устройства за счет сокращения объема оборудования и новой структуры формирователя управляющих сигналов. Устройство содержит контролируемый процессор, блок фиксации отказа, распределитель . импульсов, формирователь управляющих сигналов. 2 ил.

1262499

Формула изобретения

Изобретение относится к вычислительной технике.

Цель изобретения — упрощение устройства.

На фиг. 1 изображена функциональная схема устройства; на фиг. 2 — структурная схема формирователя управляющих сигналов.

Устройство для перезапуска процессора при сбое (фиг. 1) содержит контролируемый процессор 1, блок 2 фиксации отказа, представляюший собой триггер с одним выходом, распределитель 3 импульсов, формирователь 4 управляюших сигналов.

Формирователь 4 управляющих сигналов (фиг. 2) состоит из первого 5 и второго 6 элементов ИЛИ, одновибратора 7, триггера 8.

Устройство работает следующим образом.

В случае аппаратного или программного сбоя, вызывающего прекращение выполнения программы и зависание системы, формирователь 4 управляющих сигналов генерирует сигнал, который подается с второго выхода формирователя 4 на первый вход запуска распределителя 3 импульсов, вырабатывающего серию из трех последовательных сигналов, имитирующих сигналы пульта: «Сброс», «Инициация», «Пуск». Сигнал

«Сброс» с четвертого выхода распределителя 3 импульсов подается одновременна на вход сброса блока 2 фиксации отказа, вход установки в начальное состояние операционного блока контролируемого процессора 1 и вход сброса формирователя 4 управляющих сигналов. При появлении сигнала «Сброс» на установочном входе операционного блока контролируемого процессора 1 последний вырабатывает сигнал, который переводит контролируемый процессор в исходное состояние. Сигналы «Инициация» и «Пуск» с выходов распределителя 3 импульсов поступают на соответствующие входы блока сопряжения с пультом контролируемого процессора 1, вызывая перезагрузку операционной системы в оперативную память из внешнего запоминающего устройс гва, т.е. осуществляется процесс, аналогичный действиям человека (оператора) при работе с известным устройством. После загрузки в операционном блоке контролируемого процессора 1 генерируются сигналы, которые подаются на соответствующие входы элемента ИЛИ 6 формирователя 4 (фиг.

2). Сигнал с выхода элемента ИЛИ 6 подается на первый вход триггера 8, устанавливая его в рабочее состояние. Сигнал с выхода триггера 8 вызывает появление на первом выходе распределителя 3 импульсов сигнала прерывания, который поступает на вход прерывания контролируемого процессора, вводя в действие программу, обеспечивающую продолжение выполнения задачи.

Одновременно сигнал с выхода триггера 8 подается на вход одновибратора 7, разрешая его работу по слежению за выполнением программы.

Сигнал «Сброс», поступающий на вход сброса блока 2 фиксации отказа, переводит последний в исходное состояние.

Сигнал «Инициация», поступающий на вход инициации блока 2, вызывает срабатывание этого блока и появление на его выходе сигнала об отказе в работе процессора.

В случае нормального перезапуска программы сигнал о начале работы программы с первого выхода формирователя 4 сигнала ошибки поступает на вход начала работы программы блока 2 фиксации отказа и сбрасывает сигнал об отказе, который может поступать на систему сигнализации для обслуживающего персонала либо на резервную ЭВМ (не показаны).

Периодические контрольные сигналы о прохождении контрольной команды в программе либо об адресе используемого программной внешнего устройства поступают с контрольного разряда выходной адресной шины процессора на соответствующий вход элемента ИЛИ 5. Период обрашения программы к этому адресу меньше длительности импульса, вырабатываемого одновибраторам 7, поэтому последний постоянно находится в состоянии запуска. При прекращении выполнения программы одновибратор 7 возврашается в исходное состояние, что сопровождается появлением на втором выходе формирователя 4 управляющих сигналов.

Четыре контролируемых разряда выходной адресной шины процессора, поступающие на соответствуюшие входы формирователя сигнала ошибки (блок 4) снимаются с выбранных четырех из 28 адресных линий, которыми процессор адресует устройства сопряжения внешних устройств. Выбранные линии адресуют внешнее устройство, к которому происходит периодическое обращение задачи, выполняемой на ЭВМ.

Периодические сигналы, поступающие на информационные входы 16 — 46 блока 4, сигнализируют о нормальном выполнении задачи на ЭВМ.

Устройство для перезапуска процессора при сбое, содержащее формирователь управляющих сигналов, блок фиксации отказа, распределитель импульсов, причем первый — четвертый разряды выходной адресной шины контролируемого процессора подключены к первому — четвертому соответственно информационным входам формирователя управляющих сигналов, первый выход формирователя управляющих сигналов соединен с входом начала работы программы

1262499

ых. юх. рие. 2

Составитель Д. Ванюхин

Техред И. Верес Корректор М. Максимишинеп

Тираж 671 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5

Филиал ППП «Патент», г. Ужгород, ул. Проектная, 4

Редактор В. Данко

Заказ 5429/47 блока фиксации отказа, выход которого является выходом сбоя устройства, первый выход распределителя импульсов подключен к входу прерывания контролируемого процессора, отличающееся тем, что, с целью упрощения устройства, второй и третий выходы распределителя импульсов подключены соответственно к входам пуска и инициации контролируемого процессора, причем третий выход распределителя импульсов подключен к входу инициации блока фиксации отказа, а четвертый выход распределителя импульсов соединен с входом установки в начальное состояние контролируемого процессора, входом сброса формирователя управляющих сигналов и входом сброса блока фиксации отказа, а второй и третий выходы формирователя управляющих сигналов подключены соответственно к первому и второму входам запуска распределителя импульсов, причем формирователь управляющих сигналов содержит два элемента ИЛИ, триггер и одновибратор, первый и второй входы первого элемента ИЛИ являются соответственно первым и вторым информационными входами формирователя управляющих сигналов, первый и второй входы второго элемента

ИЛИ являются соответственно третьим и четвертым информационными входами формирователя управляющих сигналов, выход второго элемента ИЛИ соединен с информационным входом триггера, вход сброса которого соединен с входом сброса формирователя управляющих сигналов, выход триггера соединен с разрешающим входом одновибратора и с третьим выходом формирователя управляющих сигналов, выход первого элемента ИЛИ является первым выходом формирователя управляющих сигналов и соединен с входом запуска одновибратора, выход которого является вторым выходом формирователя управляющих сигналов, причем блок фиксации отказа является триггером, S-вход которого является входом инициации блока фиксации отказа, а R-вход

20 триггера подключен к входу сброса и входу начала работы программы блока фиксации отказа.