Устройство для сложения в избыточной системе счисления

 

Изобретение относится к вычислительной технике и может быть использовано при конструировании и разработке специализированных и универсальных последовательных арифметико-логических устройств. Цель изобретения - увеличение быстродействия устройства. Она содержит двухразрядный комбинационный сумматор 7, блок 8 формирования результата , два элемента задержки 9, 10, элемент И It, элемент ИЛИ 12. Сумматор 7 формирует два бита неоткорректированной суммы и перенос, а в блоке 8 формируется h-и разряд суммы в ocHOBiToM коде. Суммирование завершается, когда пройдут все разряды слагаемых или будет получено требуемое число разрядов и суммы. 1 ил. г сл

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (бц 4 G 06 F 7/49

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А BTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

IlO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3831634/24-24 (22) 25.12.84 (46) 07.09.86. Бюл. Ф 33 (71) Таганрогский радиотехнический институт им. В.Д. Калмыкова (72) В.Е. Золотовский и P.Â. Коробков (53) 681.325(088.8) (56) Авторское свидетельство СССР

В 924698, кл. G 06 F 7/49, 1982.

Авторское свидетельство СССР

Ф 717763, кл. С 06 F 7/49, 1977. (54) УСТРОЙСТВО ДЛЯ СЛОЖЕНИЯ В ИЗБЫТОЧНОЙ СИСТЕМЕ СЧИСЛЕНИЯ (57) Изобретение относится к вычислительной технике и может быть использовано при конструировании и

„„SU„„1256017 А 1 разработке специализированных и универсальных последовательных арифметико-логических устройств. Цель изобретения — увеличение быстродействия устройства. Она содержит двухразрядный комбинационный сумматор 7, блок 8 формирования результата, два элемента задержки 9, 10, элемент И 11, элемент ИЛИ 12. Сумматор 7 формирует два бита неоткорректированной суммы и перенос, а в блоке 8 формируется n --й "разряд суммы в основном коде. Суммирование завершается, когда пройдут все разряды слагаемых или будет получено требуемое число разрядов и суммы.

1 ил.

1256017

Выходы результата

5 ) А2 А5

$, ) В

0 0

0 0

0 0

0

О.

0 0

Устройство относится к вычислительной технике и может быть использовано при конструировании и разработке специализированных и униt версальных арифметико-логических устройств.

Цель изобретения — увеличение быстродействия устройства.

На чертеже представлена функциональная схема устройства.

Устройство содержит входы 1-4, значащих разрядов первого и второго слагаемых входы 5 и 6 знаковых разрядов соответственно первого и второго операндов, двухразрядный

Адресные входы

А1 АЗ А4 комбинационный сумматор 7, блок 8 формирования результата, первый

9 и второй 10 элементы задержки, элемент И 11, элемент ИЛИ 12, вы.5 ходы 13 и 14 первого, второго значащих разрядов результата, выход

15 знакового разряда результата устройства, вход 16 управления видом операции.

Блок 8 формирования результата может быть выполнен в виде постоянного запоминающего устройства, прошивка которого осуществляется в соответствии с таблицей;

1256017

Продолжение таблицы

Адресные входы

А2 А! АЗ А4 А5

5, 5, s

0 1

1 0 0 1 1

0

0

0.

0

0

0

0

А4 и А5. На выходах 13-15 блока форЗ5 мирования результата формируются младший, второй и знаковый разряды суммы (S S соответственно) .

При сложении на вход 16 подается сигнал "0". Вход 16 может быть ис4О пользован при реализации операции вычитания.

Состояние входов АЗ, А4, А5 несет информацию о переносе в стар45 ший i --й "разряд, состояние входов

А1, А2 — о значении суммы в среднем младшем (i -1) -м разряде. Можно описать положительный перенос П и отрицательный перенос П следую50 щими булевыми выражениями

Ы ПЗУ 8 по перносу, закодированному на входах АЗ, А4 и А5, и сумме на входах А1 и А2 формирует итоговую сумму.

Устройство работает следующим образом.

На входы 1, 2 и 5, подается четверичный разряд первого слагаемого; на входы 4, 3 и 6 — второго слагаемого. Два младших бита своих слагаемых со входов 1, 4, 2 и 5 поступают в двухразрядный комбинационныи сумматор 7. Последний формирует два бита неоткорректированной суммы и перенос. Старшие биты слагаемых со входов 5 и 6 поступают на входы блока 8 формирования результата.

Два бита неоткорректированной суммы, задержанные в элементах 9 и 10 задержки, поступают на адресные входы А1 и А2 блока формирования результата. Эти же два бита через элемент И 11 поступают на вход элемента ИЛИ 12. Выход элемента ИЛИ 12 соединен с адресным входом АЗ постоянного запоминающего устройства.

Старшие биты слагаемых со входов

5 и 6 поступают на адресные входы блока 8 формирования результата

П = (А4 ч А5) Л АЗ;

П = А4 h A5 Ч АЗ Л (А4 Ч A5)

12560

Формула изобретения

Составитель М.Есенина

Техред Л. Сердюкова

Корректор С.Шекмар

Редактор П.Коссей

Заказ 4824/48

Тираж 671 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4 1

Слагаемые поступают на устройство старшими разрядами вперед. В первом такте на входы поступают старшие (h-e) разряды слагаемых. В сумматоре 7 формируется -й разряд суммы в вспомогательном коде, который запоминается в элементах

9 и 10 задержки. Одновременно в блоке 8 формируется (n -1)-й разряд суммы (если он отличен от нуля), кото- 10 рый выпадает из сумматора. Во втором такте на входы поступают -1)-е разряды слагаемых. В сумматоре 7 формируется (h-1 )-й разряд в вспомогательном коде, который 15 опять запоминается в элементах

9 и 10 задержки. Одновременно на входы блока 8 формирования результата из элементов 9 и 10 задержки поступает и -й разряд суммы в вспо- 20 могательном коде и информация, необходимая для формирования переноса (на входы АЗ, А4 и A5). В блоке 8 формирования результата формируется

h-й разряд суммы в основном коде. " 25

Так как переносы П и П распространяются не более чем на один разряд, формирование л -ro разряда суммы во втором такте заканчивается и он считывается с выходов 13-15 устрой- 30 ства. В третьем такте поступают (h -2)-е разряды слагаемых и т.д.

Суммирование завершается, когда пройдут все разряды слагаемых или будет получено требуемое число разрядов и суммы.

Устройство для сложения в избы- 40

1 точной системе счисления, содержащее двухразрядный комбинационный сумматор, блок формирования результата и два элемента задержки, первый выход первого значащего разряда неоткорректированной суммы двухразрядного комбинационного сумматора соединен с входом первого элемента задержки, первый и второй выходы блока формирования результата являются выходами значащих разрядов результата устройства, о т л и— ч а ю щ е е с я тем, что, с целью увеличения быстродействия устройства, в него введены элемент И, элемент ИЛИ, информационные входы двухразрядного комбинационного сумматора с первого по четвертый соединены соответственно с входами значащих разрядов первого и второго слагаемых, вход переноса двухразрядного комбинационного сумматора является входом управления видом операции устройства, выход второго значащего разряда неоткорректированной суммы двухразрядного комбинационного сумматора соединен с входом второго элемента задержки и первым входом элемента И, второй вход которого соединен с входом первого элемента задержки, выход переноса двухразрядного комбинационного сумматора соединен с первым входом элемента ИЛИ, второй вход которого соединен с выходом элемента И, первый, второй и третий адресные входы блока формирования результата соецинены с выходами соответственно первого, второго элементов задержки и выходом элемента ИЛИ, четвертый и пятый адресные входы блока формирования результата соединены соответственно с входами знаковых разрядов первого и второго операндов устройства, третий выход блока формирования результата является выходом знакового разряда результата устройства.