Устройство для управления регенерацией информации в динамической памяти

 

Изобретение относится к вычислительной технике и может быть использовано при построении быстродействующих запоминающих устройств -большого объема на основании элементов полупроводниковой динамичес кой памяти . Цель изобретения - повьш1ение быстродействия устройства. Устройство содержит счетчик, адресный мультиплексор , преобразователь кодов адреса , вьшолненный из дешифратора, элементов ИЛИ и элементов И, блок памяти , регистр, приоритетный шифратор. Устройство работает в двух режимах: регистрации и внешнего обращения. В режиме регистрации адресный мультиплексор подключает к одним выходам устройства выходы состояния счетчика , а к другим выходам устройства информационные выходы приоритетного шифратора. За цикл регенерации динамическая память выбирается по строчным адресам, по которым не производилось внешнее обращение, и по адресам, соответствующим последним разрядам байтов признаков выборки независимо от того, происходило по ним внешнее обращение или нет. 1 з.п. ф-лы, 4 ил., 1 табл. (С (Л сл ЭО

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

091 (111 (50 4 G 11 С 21/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А BTOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ЛЕЛАМ ИЗОБРЕТЕНИЙ И OTHPblTHA (21) 3848644/24-24 (22) 28.01.85 (46) 15.08.86. Бюл. У 30 (71) Львовский ордена Ленина политехнический институт им.Ленинского комсомола (72) П.А.Кондратов, О.К.Мешков и

И.Б.Боженко (53) 681.327(088.8) (56) Авторское свидетельство СССР

Р 514346, кл. С 11 С 21/00, 1974.

Авторское свидетельство СССР

Ф 809363, кл. G ll С 11/00, 1979. (54) УСТРОЙСТВО ДЛЯ УПРАВЛЕНИЯ РЕГЕНЕРАЦИЕЙ ИНФОРМАЦИИ В ДИНАМИЧЕСКОЙ

ПАМЯТИ (57) Изобретение относится к вычислительной технике и может быть использовано при построении быстродействующих запоминающих устройств большого объема на основании элементов полупроводниковой динамической памяти. Цель изобретения — повьппение быстродействия устройства. Устройство содержит счетчик, адресный мультиплексор, преобразователь кодов адреса, выполненный из дешифратора, элементов ИЛИ и элементов И, блок памяти, регистр, приоритетный шифратор, Устройство работает в двух режимах: регистрации и внешнего обращения. В режиме регистрации адресный мультиплексор подключает к одним выходам устройства выходы состояния счетчика, а к другим выходам устройства информационные выходы приоритетного шифратора. За цикл регенерации динамическая намять выбирается по строчным адресам, по которым не производилось внешнее обращение, и по адресам, соответствующим последним разрядам байтов признаков выборки независимо от того, происходило по ним внешнее обращение или нет. 1 з.п. ф-лы, 4 ил., I табл.

I 25 1 ) 83

l5

55 адресов.

Изобретение относится к вычислительной техт.ттке тт может быть использовано при построении быстродействующих запоминающих устройств большого объема на основе элементов полупроводниковой динамической памяти.

Цель изобретения — повышение быстродействия устройства.

На фиг. 1 изображена структурная схема устройства для управления регенерацией информации в динамической памяти; на фиг. 2 — структурная схема ттреобразоттателя кодов адреса; на фиг. 3 и 4 — временные диаграммы работы устройства в режимах регенерации и внешнего обращения.

Устройство содержит (фиг.l) б)ток

1 синхронизации, элемент И 2, счетчик 3, адресный мультиплексор 4, .преобразователь 5 кодов адреса, блок 6 памяти, регистр 7, приоритетный шифратор 8 и элемент НЕ 9. На фиг.l обозначены также управляютций 1О и адресный 11 входы устройства и адресные выходы 12 и 13 устройства.

Преобразователь 5 кодов адрега (фиг.2) содержит дешифратор 14, элементы ИЛИ IS и элементы И 16.

На фиг.3 и 4 приняты следующие обозначения: а, б, в, г — выходы блока 1; д, е — младшие разряды соответственно выходов 12 и 13 устройства; ж, з, тт — соответственно выходы первого, второго и седьмого разрядов дешифратора 14 преобразователя 5„ л, м, н — соответственно выходы первого, второго и седьмого разрядов блока 6; к — выход восьмого разряда дешифратора 14; о — выход запроса приоритетного шифратора 8; и — выход элемента

И 2; р — выход переноса счетчика 3.

В данном случае устройство для управления регенерацией информации в динамической памяти реализовано на элементах типа серии 565, в которых для регенерации опраптиваются 128 столбцов по семи разрядам строчных

Блок 1 реализуется согласно временным диаграммам его работы и может быть выполнен, в частности, на основе стандартного ПЗУ, а шифратор 8 на микросхеме 155ИВI.

По ходу 10 поступают сигналы запроса внешнего обращения, тактирования, начала и конца регенерации, по входу 11 — строчные адреса внешнего обращения. С выходов 12 задаются таршие разряды строчных адресов динамической памяти (AR7-ЛК4), с выходов 13 — младшие (ARÇ-ARI).

Устройство работает следующим образом. . Блок 6 организован как матрица

16х8. По внешнему обращению аттреса

AR3-ARl преобразуются в данные и записываются в блок 6 по адресу AR7-AR4.

Тем самым н блоке 6 по адресам AR7-AR1 запоминаются ттризнаки внешних обращений. В режиме регенерации из блока 6 последовательно выбираются информационные байты, по состоянию которых приоритетный шифратор 8 задает адреса ARÇ-ARI подлежащих регенерации столбцов динамической памяти. Адреса AR7-AR4 и информационных байтов блока 6 задаются счетчиком 3.

Сигнал с выхода блока l (фиг.3а, 4а) задает уровнем 0 режим регенерации, уровнем 1 — режим внешнего обращения.

В режиме регенерации (фиг.3) адресный мультиплексор 4 подключает к выходам 12 устройства выходы состояния счетчика 3, к выходам 13 — информационные выходы приоритетного шифратора 8.

В информационных байтах, выбираемых из блока 6, "1" соответствует признаку внешнего обращения, 0" его отсутствию (фиг. Зл-н). По синхрс сигналу (фиг. Зг) состояния выходов блока 6 заносятся в регистр 7. По состоянию выходов регистра 7 приоритетный шифратор 8 формирует код, соответствующий первому иэ 0" на выходах регистра 7. Дешифратор 14 преобразователя 5 на своем выходе, соответствующем состоянию сформированных АКЗ-ARI, устанавливает 1 . По сигналу записи (фиг. Зб) в блок 6 заносится состояние выходов преобразователя 5 (фиг.

Зж-к). По следующему синхросигналу состояние регистра 7 изменяется и приоритетный шифратор 8 вырабатывает код, соответствующий следующему из 0 в разрядах выбранного из блока 6 байта.

По соответствующему этому байту коду и его адресу в блоке 6 регенерируется следующий столбец динамической памяти. Уровни 0 на прочих выходах дешифратора 14 не стирают признаков выборки, так как к выходам дешифратора

8 через элементы ИЛИ 15 преобразователя 5 подключены выходы регистра 7.

Процесс продолжае-ся до установления!

1251 на выходах регистра ? кода lllllll.

По< копьку код 111 на выходе приоритетного шифратора 8 соответствует как коду 11111110, так и коду 11111111 на его информационных входах, а "1" на его выходе запроса сбрасывается при входном коде 11111111, в блоке 6 запоминаются признаки обращения только по первым семи из каждых восьми строчных адресов. По сбросу сигнала запро. !О са приоритетного шифратора 8 (фиг.3) выходы преобразователя 5 блокируются элементами И 16. На выходах преобразователя 5 устанавливаются "0". По сигналу записи в это состояние уста-. навливается и выбранный из блока 6 байт. Затем по совпадению "0",на выходе запроса и сигналов на выходе блока 1 (фиг.Зб) элемент И 2 формирует сигнал модификации счетчика 3 (фиг.

Зи) и состояние AR7-AR4 изменяется (фиг.Зд). По следующему синхросигналу в регистр 7 заносится состояние следующего байта, выбранного к этому времени из блока 6 по новым AR7-AR4, и анализ байта начинается вновь. Окончание регенерации определяется по сигналу переноса счетчика 3 (фиг.3p).

Таким образом, за цикл регенерации динамическая память выбирается по 30 строчным адресам, по которым не производилось внешнее обращение, и по адресам, соответствующим последним разрядам байтов признаков выборки независимо от того, происходило по ним 3 внешнее обращение (в данном случае — по каждому восьмому строчному адресу) или нет. В конце цикла регенерации все признаки выборки оказываются сброшенными.

При подаче питающего напряжения ячейки блока б устанавпиваются произвольно; для их сброса необходим один цикл регенерации. На производительность системы это не влияет, пос-4> кольку при подаче напряжения динамическая память переходит в рабочий режим спустя 8-10 циклов.

Участок 1 на фиг.3 отображает процесс управления регенерацией при отсутствии признаков выборки во всех разрядах выбранного из блока 6 байта.

При внешних обращениях по всем строчным адресам все ячейки блока 6 устанавливаются в "1", и в режиме регенерации перебираются только адреса информационных байтов блока (AR7-АК4).

Выходные состояния узлов устройства!

4 1

1111111

0000000

10000000

001

1 11

1 1111111 0001

2 1!!1111 0001 участок на фиг.З отображает процесс управления регенерацией при отсутствии признака выборки только во втором разряде байта. Переключение выходных состояний блоков устройства в этом случае представлено в таблице.

Участок Ш на фиг.3 отображает управление регенерацией при предыдущих внешних обращениях по всем строчным адресам. Переключаются только

AR7-AR4; АКЗ-ARl — постоянно в состоянии lll. Сигнал запроса постоянно сброшен, и счетчик 3 регенерации модифицируется по каж— доку сигналу с выхода блока

1 (фиг. 3 и) °

В режиме внешнего обращения (фиг.4) адресный мультиплексор 4 подключает к выходам 12 устройства старшие разряды адресного входа ll к выходам 13 — его младшие разряды. Адрес внешнего обращения устанавливается на входе 11 по сигналам с выхода блока (фиг. 4в, д, е). По сигналу "1" на другом выходе блока 1 счетчик 3 сбрасывается, а выход запроса приоритетного шифратора устанавливается в "1". По внешнему обращению из обнуленного в течение цикла регенерации блока 6 выбирается байт по строчным адресам обращения

АК7-AR4 (фиг. 4л-н). Затем по синхросигналу с выхода блока l (фиг. 4г) выбранный байт заносится в регистр

7. Преобразователь 5 передает этот байт на информационные входы блока

6, причем разряд, соответствующий состоянию ARÇ-AR1 устанавливается в

"1" (фиг. 4ж-и). По сигналу записи (фиг. 4б) вновь сформированный байт заносится в блок 6, после чего из него выбирается байт по следующему состоянию AR?-АК4. Так обнуленные за цикл регенерации ячейки блока 6 устанавливаются по строчным адресным внешних обращений в "1". 11 о р и у л а и з обретения

). Устройство для управления регенерацией информации в динамической памяти, содержащее счетчик, адресный мультиплексор, блок памяти, элемент

И и блок синхронизации, первый вход которого является управляющим входом устройства, первый выход подключен к входу сброса счетчика и управляющему входу адресного мультиплексора, второй выход блока синхронизации соединен с входом записи блока памяти, третий выход — с первым входом элемента

И, выход которого подключен к счетному входу счетчика, выход переноса которого подключен к второму входу блока сйнхронизации, а выходы состояния счетчика соединены с одним из информационных входов адресного мульти плексора, адресные входы которого являются адресным входом устройства, а выходы — адресными выходами устройства> причем одни из выходов адресного р мультиплексора соединены с адресными входами блока памяти, о т л и ч а ющ е е с я тем, что, с целью повышени быстродействия устройства, в него вве

Лены регистр, приоритетный шифратор, 311 элемент НЕ и преобразователь кодов адреса, адресные входы которого подключепы к другим выходам адресного мультиплексора, а выходы — к информационным входам блока памяти, выхоцы которого подключены к информационным входам регистра, синхровход которого соединен с четвертым выходом блока синхронизации. а выходы подключены к информационным входам преобразователя кодов адреса и приоритетного шифратова, управляющий вход которого подключен к первому выходу блока синхронизации, информационные выходы соединены с другими информационными входами адресного мультиплексора, а выход запроса подключен к управляющему входу преобразователя кодов адреса и через элемент 11Е соединен с вторым входом элемента И.

2. Устройство по и. 1, о т л ч а ю щ е е с я тем, что преобразователь кодов адреса содержит элементы

ИЛИ, элементы И и дешифратор, выходы которого, кроме последнего, подключены к первым входам элементов ИЛИ, выходы которых соединены с первыми входами элементов И, выходы которых являются выходами преобразователя, входами которого являются входы дешифратора и вторые входы элементов

И и элементов ИЛИ.

l251183 рие. 2

1251183

Составитель 8. Рудаков

Техред И.Гайдощ Корректор M. Максимишинец

Редактор А.Огар

Заказ 4419/51

Тираж 543 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4