Дешифратор

 

Изобретение относится к вычислительной технике и предназначено для использования в устройствах с аппаратным исправлением ошибок. Применение изобретения позволяет повысить надежность функционирования. Дешифратор содержит М интеграторов 1, М сумматоров 2 напряжений, М резисторов 3 смещения, М пар ключей 4 и 5, резистор 6, ключ 7 и блок 8 отрицательного напряжения. Введение М резисторов 3, М пар диодов 4 и 5, резистора 6, ключа 7 и блока 8 позволяет формировать на выходах дешифратора сигнал, соответствующий одному из разрешенных входных векторов, ближайшему к поданному входному сигналу . 3 ил. (/

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (19) (11) (51) 4 Н 03 М 7 22 13/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

H АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 3757149/24-24 (22) 25.05.84 (46) 07.05.86. Бюл. У 17 (71) Ордена Октябрьской Революции всесоюзный государственный проектноизыскательский и научно-исследовательский институт энергетических систем и электрических сетей "Энергосетьлроект" (72) С.И. Хмельник (53) 621.382 (088. 8) (56) Авторское свидетельство СССР

)) 570198, кл. H 03 К 13/34, 12.04.76.

Кочемасов.В.Н. и др. Формирование нт налов с линейной частотной модуляцией. N.: Радио и связь, t983 с. 115, рис. 8.3. (54) ДЕШИФРАТОР (57) Изобретение относится к вычисли». тельной технике и предназначено для использования в устройствах с аппаратным исправлением ошибок. Применение изобретения позволяет повысить надежность функционирования. Дешифратор содержит И интеграторов 1, М сумматоров 2 напряжений, М резисторов 3 смещения, М пар ключей 4 и 5, резистор 6, ключ 7 и блок 8 отрицательного напряжения. Введение М резисторов 3, М пар диодов 4 и 5, резистора 6, ключа 7 и блока 8 позволяет формировать на выходах дешифратора сигнал, соответствующий одному из разрешенных входных векторов, ближайшему к поданному входному сигналу. 3 ил. С:

1229965 е — 2е е

R R

М

Е Z =V.

m-- 1 (3) 55

j=1,1 (4) Ь =(О, 1), т=1,М, Изобретение относится к вычислительной технике и может быть использовано в цифровых устройствах с аппаратным исправлением ошибок.

Целью изобретения является повы- 5 шение надежности функционирования.

На фиг, 1 представлена функциональная схема дешифратора; на фиг.2— функциональная схема сумматора напряжений; на фиг. 3 — пример реализации блока отрицательного сопротивления.

Дешифратор содержит M интеграторов 1, М сумиаторов 2 напряжений, М резисторов 3 смещения, M пар диодов 4 и 5, резистор 6, ключ 7, блок

8 отрицательного сопротивления, где

M — число выходов дешифратора. Первый вход каждого интегратора 1 соединен с выходом соответствующего сумматора 2, а второй вход через соответствующий резистор 3 смещения подключен к общей шине, Первые выво ды первых диодов 4 всех пар соединены с общей шиной. 25

Каждый сумматор 2 напряжений имеет две группы входов. Одноименные входы первых групп всех сумматоров 2 объединены и являются соответствующими входами 9 дешифратора, число которых 30

3N. Одноименные входы вторых групп сумматоров 2 также объединены и подключены ко вторым выводам первых и первым выводам вторых диодов 4 и 5 соответствующих пар и выходам соответ. ствующих интеграторов 1, являющихся соответствующими выходами 10 дешифратора, число которых М. Вторые выводы вторых диодов 5 всех пар объединены и подключены к выходу ключа 7 и 40 через резистор 6 соединены с общей шиной. Управляющий вход ключа 7 является управляющим входом 11 дешифратора, вход ключа 7 через блок 8 отрицательного сопротивления соединен с 45 шиной источника питания.

Сумматор 2 напряжений состоит (фиг. 2) из первого и второго усилителей 12 и 13, первой и второй групп

14 и 15 входных резисторов, первого

50 и второго общих резисторов 16 и 17 и дополнительного резистора 18. Первый усилитель 12 — неинвертирующий, второй усилитель 13 — инвертирующий.

В первую и вторую группы 14 и 15 входных резисторов входит соответственно 1 и M входных резисторов, первые выводы которых являются входами соответствующих групп яхолов сумматора 2, а вторые выводы объединены и подключены ко входам соответствующих усилителей 12 и 13 и через соответствующие общие резисторы 16 и 17 соединены с общей шиной. Выход второго усилителя 13 через дополнительный резистор 18 подключен ко входу первого усилителя 12, выход которого является выходом сумматора 2 напряжений.

Блок 8 отрицательного сопротивления может быть выполнен в виде усилителя 19 и резистора 20, соединенных в соответствии с фиг. 3. Коэффициент усиления усилителя 19 равен 2, при этом ток через резистор 20 имеет величину где е — напряжение на входе блока 8;

R — сопротивление резистора 20, В основе работы дешифратора лежат следующие математические соотношения.

На входы 9 дешифратора поступает

1 вектор U потенциалов:

3 и; =(0,V), =1, 1. (1) На выходах 10 дешифратора возникает вектор Z потенциалов:

Z =(О,V), m=1,M, . (2) причем только один из этих потенциалов равен V а остальные равны нулю, т.е.

Среди входных векторов U существует множество разрешенных векторов

Y каждый из которых соответствует сигналу на одном из выходов: Zù=V.

Этот факт можно записать следующим образом: Y=HZ H — матрица, содержащая 1 строк и M столбцов элементов:

В частности, выходу 7 =V соответствует разрешенный вектор

Rсли весовые коэффициенты м

И1) У щ на входах сумматоров 2 напряжений принять равными величинам

Р()= р (У- -U ) /r

j=l где r — определенные весовые коэо)1 фициенты, т.е. из всех разрешенных векторов Y выбирается тот, который минимизирует величину Р(У). В частности, если вектор U является разрешенным, то существует такой вектор 7, при котором P(Y)=0.

Выбирая г определенньм образом, можно придавать различный смысл величине P(Y). Так, если r const. то

У ближайшим вектором Y является тот, в котором наибольшее число разрядов совпадает с разрядами вектора U. Если же г =г 2, то ближайшим вектором

Y является тот, в котором наибольшее число младших разрядов (т.е. разрядов с меньшим номером j) совладает с младшиии. разрядами вектора U. Такая мера близости может быть примене- на для сравнения двоичных кодов чисел.

На )-й вход первой группы m-го сумматора 2 напряжений подается напряжение U>, а на его m-й .вход вто- 40 рой группы — напряжение 2 . При этом на выходе этого сумматора 2 образуется напряжение

J М ч т - .> . о „0) Е. g m р ) jest 1 цв! 1 где eL

H pm — весовые коэффи

Р (5) 45 цие нты, реализуемые на входах ш-го сумматора 2 напряжений .

Напряжение на входе m-го инФ ! тегратора 1 отличается от Cf на напряжение смещения, возникающее на ш-ом резисторе 3 с малым сопротивлением 0, когда по нему протекает ток

i ш-ro интегратора 1, т.е. о

50 () I) i„+ q (6) Иатрйца Н полностью описывает дешифратор, так как перечисляет все разрешенные слова.

Близость между разрешенным векто10 ром Y и входным вектором U оценивается величиной сС „= ) 11 „° /г

Р " P ) где h > — определяется по формуле (4), то формулы (5) и (6) в векторной фор. ме примут вид (7) q =)i+)B-pAZ где

A=Hr Н, В=Нг Ц, причем i — вектор токов iù интеграторов 1; — вектор выходных .напряжений Z — диагональная матрица коэффициентов г ; — вектор входных напряжений; — вектор напряжения(p на входах интеграторов 1. преобразований

После

P(Z)=Z AZ-2В Z+C, (8) Z А В. (9)

С учетом этого из формулы (8) следует:

P(Z) (Z-Z ) A(Z-Z )+n, где Э * С - В А В.

В векторе Z имеется максимальная компонента:

Е *Чих Е (10)

Р

Тогда вектор Z+ компоненты которого удовлетворяют условию

Р

V прив=ш

О при Фш, где С U r U.

Ииннмальное значение p(Z) в формуле (8) достигается при Z--Е, когда .3Р— = О, откуда фz

% 1229965 Ф минимизирует P(Z) в условии (8) при и начинается вторая фаза работы устсоблюдении выражений .(2) и (3), если ройства. В этой фазе через m-й интегратор 1 и открытый второй диод 5

r cc r () Ф 1); (12) ш-й пары течет ток

Ч- Ztn

Ь„= 1 для всех ш, (13) в

Е Ъ 0 для всех ш, (14) где (-R) — отрицательное сопротивлеI ние блрка 8, малое по ве10 личине. (15) U)- =V, Токи. других интеграторов I попрежнему равны нулю, так как диоды 5 соответствующих пар заперты. В связи с возникновением тока напряжения на выходе сумматора 2 напряжений изменяются и становятся равными величине (5). В установившемся режйме второй фазы у О.

Это состояние достигается при значениях напряжения Е =Z*. Тогда ток

Е tl1

m-го интегратора 1

Так как R O, ток i* ограничен лишь при условии Z* =Ч откуда Е ъО а Pl при р Фш. То есть установившийся режим второй фазы приводит к выполнению условия (11), если вторая фаза началась"при условии (10). Следовательно, по окончании второй фазы устройство вырабатывает потенциап Ч на том выходе, который соответствует разрешенному вектору 7, ближайшему к данному вектору U.

Формула изобретения (у= р — pAZ = — P—

В установившемся режиме первой фазы =0, т.е. выполняется условие (8), т.е. на выходах интеграторов

1 устанавливаются также напряжения

Е, которые минимизируют Р(Е). р Э в

Максимальное из напряжений Z>, т.е. напряжение Z передается через диод 5 а-й пары на вход ключа 7. Остальные диоды 5 оказываются закрыты-. ми, так как к ним приложено напряжение

Z> — Е О.

Диоды 4 обеспечивают выполнение условия (14).

После завершения переходного процесса первой фазы ключ 7 открывается

Для выполнения условий (12) и (15) первая компонента входного вектора U всегда должна быть равна V. Для соблюдения условия (14) служат первые 15 диоды 4 всех пар. Условие (13) выполняется благодаря выбору весовых коэффициентов в сумматорах 2, т.е. величин сопротивлений входных резисторов.

В соответствии с этим дешифратор 20 функционирует следующим образом, На входы 9 дешифратора подается вектор U, удовлетворяющий условиям (1) и (15). На управляющем входе 11 в первой фазе работы сигнал отсутствует, а во второй фазе поступает потенциал V, вызывающий замыкание ключа.

В первой фазе токи i иитергаторов

1 определяются величиной сопротивле- 30 ния резистора б, которое выбирается большим. Поэтому можно считать, что в первой фазе =0. Для обеспечения этого условия необходимо также большое сопротивление нагрузки. 35

Вектор напряжений на выходах сумматоров 2

Дешифратор, содержащИй И интеграторов, М сумматоров напряжений, выход каждого из которых соединен с первым входом соответствующего интегратора, одноименные входы первых групп входов всех сумматоров напряжений объединены и являются соответствующими входами де1пифратора, одноименные входы вторых групп входов всех сумма" торов напряжений объединены с соответствующими выходами дешифратора, отличающийся тем, что, с целью повыпения надежности функционирования, в него введены ключ, блок отрицательного сопротивления, М резисторов смещения, резистор и М пар диодов, первый вывод первого диода в каждой паре соединен с общей шиной, второй вход каждого интегратора

7 12299 через соответствующий резистор смещения подключен к общей шине, выход каждого интегратора соединен с вторым выводом первого и первым выводом второго диодов в соответствующей паре и является соответствующим выходом . дешифратора, вторые выводы вторых ди65 S одов всех пар объединены и подключены к выходу ключа и через резистор— к общей шине, управляющий вход ключа является управляющим входом дешифратора, вход ключа через блок отрица- тельного сопротивления подключен к . шине источника питания.

1229965

Заказ 2460/59

Тираж 816 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4

Составитель О. Ревинский

Редактор Н. Егорова Техред Л.Олейник Корректор N. Самборская