Устройство для контроля распределителя импульсов

 

Устройство для контроля распределения импульсов, содержащее первый и второй элементы И, первый и второй триггеры и коммутатор. Цель изобретения - повышение достоверности контроля . Данное изобретение обеспечивает контроль последовательности поступления контролируемых импульсов . Любое изменение последовательности будет фиксироваться устройством выдачей сигнала ошибки. 2 ил. (Л с t49 го 00

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСН ИХ

РЕСПУБЛИН (51) 4 G 06 F 11/10

ОПИСАНИЕ ИЗОБРЕТЕНИ

К АВТОРСКОМУ СВИДЕП ЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3787596/24-24 (22) 04.09.84 (46) 30,04.86. Бюл. И 16 (72) Г.Н.Тимонькин, В.С1Харченко, С.Н.Ткаченко и И.П.Барбаш (53) 681.3(088.8) (56) Авторское свидетельство СССР

В 529488, кл. G 06 F 11/00, 1975.

Авторское свидетельство СССР

В 1045373, кл. G 06 F 11/10, 1982.

„.Я0„„1228105 А 1 (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ РАСПРЕДЕЛИТЕЛЯ И2ЯТУЛЪСОВ (57) Устройство для контроля распределения импульсов, содержащее первый и второй элементы И, первый и второй триггеры и коммутатор. Цель изобрете ния — повышение достоверности контроля. Данное изобретение обеспечивает контроль последовательности поступления контролируемых импульсов. Любое изменение последовательности будет фиксироваться устройством выдачей сигнала ошибки. 2 ил. нии. Цепи установки триггеров 1 и 2 в исходное состояние на фиг.1 условно не показаны. Первым поступает длинный импульс на вход 6 устройства

Он переключает в единичное состояние триггер 1, закрывает элемент И 4 и коммутатор 3, запрещая формирование единичных сигналов на выходах этих элементов.

Короткий импульс, поступивший на вход 7 при наличии на входе 6 длинного импульса, проходит через элемент И 5 и устанавливает триггер 2 в единицу. На выход 8 устройства че15 рез коммутатор 3 этот импульс не проходит, так как последний закрыт длинным импульсом с входа б, поступившим на его управляющий вход.

По окончании длинного импульса на

20 выходе элемента И 4 формируется сигнал сброса триггера 1. Триггер 1 возвращается в ноль и единичным сигналом с инверсного выхода сбрасывает, триггер 2, в результате чего устрой25 ство возвращается в исходное состояние.

При поступлении на вхбды 6 и 7 устройства очередной пары импульсов цикл работы повторяется (фиг.2).. Если в одном из тактов работы устройства на его вход 6 поступил импульс, а на вход 7 не поступил, то по переднему фронту длинного импульса переключится триггер 1, а триггер 2 останется в нуле.

По окончании импульса на входе 6 триггер 1 не возвратится в ноль, так как элемент И 4 будет закрыт нулевым сигналом с прямого выхода триггера 2. На управляющий вход коммутато40 ра 3 поступит нулевой сигнал, который откроет коммутатор 3 и Hà его выходе будет сформирован сигнал ошибки в формировании контролируемых последовательностей (фиг.2).

При поступлении на вход 6 устройства длинного импульса формирование сигнала ошибки прекратится и устройство перейдет в режим нормального функционирования, как описано выше.

Если в одном из тактов работы на вход 6 устройства не поступит импульс, то импульс, пришедший на вход

7 устройства, через открытый коммута55 тор 3 пройдет на выход 8 устройства, сигнализируя об ошибке (фиг.2). Триггеры 1 и 2 в этом случае останутся в нулевом состоянии.

Ф 1228105 1

Изобретение относится к цифровой вычислительной технике и может быть использовано в 3ВМ и цифровых системах с повышенной достоверностью функционирования.

Цель изобретения — повышение достоверности контроля.

На фиг.1 приведена функциональная схема предлагаемого устройства для контроля, распределителя импульсов, на фиг.2 — временная диаграмма работы устройства.

Устройство содержит первый триггер 1, второй триггер 2, коммутатор

3, первый 4 и второй 5:элементы И, причем первый контролируемый вход 6 устройства соединен с первым входом первого элемента И 4, выход которого соединен с входом установки нуля первого триггера 1 ° Второй вход 7 устройства соединен с первым входом второго элемента И 5, выход коммутатора 3 соединен с выходом 8 устройства. Прямой и инверсный выходы второго триггера 2 соединены соответственно с вторым входом первого элемента И 4 и первым информационным входом коммутатора 3. Первый вход 6 устройства соединен с управляющим входом коммутатора 3 и входом установки в единицу первого триггера 1, прямой выход которого соединен с вто" рым информационным входом коммутатора 3. Инверсный выход первого триггера 1 соединен с входом установки ну- ля второго триггера 2 и вторым входом второго элемента И 5, выход которого соединен с входом. установки в едини,цу второго триггера 2. Второй вход

7 устройства соединен с третьим информационным входом коммутатора 3.

Рассмотрим назначение элементов предлагаемого устройства.

Триггеры 1 и 2 предназначены для запоминания факта поступления импульсов на входы 6 и 7 устройства соответственно. Коммутатор 3 служит для формирования сигнала ошибки при искажениях контролируемых последовательностей. Элемент И 4 формирует сигнал сброса триггера 1 в процессе работы устройства, Элемент И 5 формирует сигнал установки в единицу триггера 2.

Устройство для контроля распределения импульсов работает следующим образом.

В исходном состоянии все элементы яти находятся в нулевом состоя28105

Pung

Составитель И.Сигалов

Г

Редактор Ю.Середа Техред Г.Гербер Корректор В. Синицкая

Заказ 2303/49 Тираж 671 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4

3 12

Формула изобретения

Устройство для контроля распределителя импульсов, содержащее первый триггер, первый и второй элементы И. и коммутатор, причем первый выход контролируемого распределителя соединен с инверсным входом первого элемента И, выход которого соединен с входом установки нуля первого триггера, второй выход контролируемого распределителя соединен с прямым входом второго элемента И, выход коммутатора является выходом ошибки устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения достоверности контроля, в устройство введены второй триггер, прямой и инверсный выходы которого соединены соответственно с прямым входом первого элемента И и первым информационным входом коммутатора, первый выход контролируемого

5 распределителя соединен с. входом установки единицы первого триггера и управляющим входом коммутатора, прямой выход первого триггера соединен с вторым информационным входом коммутатора, инверсный выход первого триггера соединен с входом установки нуля второго триггера и инверсным входом второго элемента И, выход которого соединен с входом установки

epHHmga aToporo триггера второй sraход контролируемого. распределителя соединен с третьим информационным входом коммутатора.