Устройство управления обращением к сверхоперативной памяти

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСГ)УБЛИК

„„SU„„1205142 A

A@4 G 06 F 9/00

ГОСУДАРСТВЕННЫ 1 КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИ 1

/ „

ОПИСАНИЕ ИЗОБРЕТЕНИЯ, . р, К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

/ (21) 3753948/24-24 (22) 15.06.84 (46) 15.01.86. Бюл. У 2 (72) Л.Л.Майэельс и Н,З.Поздняков (53) 68).32(088.8) (56) Авторское свидетельство СССР

У 613402, кл. G 11 С 11/00, 1977 °

Процессор ЕС 2060: Техническое описание, разд. TOl, прил. 3, (54) (57) УСТРОЙСТВО УПРАВЛЕНИЯ ОБРАЩЕНИЕМ К СВЕРХОПЕРАТИВНОЙ ПАМЯТИ, содержащее две схемы сравнения, два триггера, элемент ИЛИ, регистр адреса результата, регистр адреса индекса и регистр адреса базы, причем входы адреса результата устройства, адреса индекса устройства и адреса базы устройства подключены к информационным входам регистров соответственно адреса результата, адреса индекса и адреса базы, синхровход регистра адреса результата устройства подключен к входу признака записи адреса результата устройства, вход признака записи индекса и базы устройства подключен к синхровходам регистров адреса индекса и базы, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, в. него введены дополнительно две схемы сравнения и шесть элементов И, причем выход старших разрядов регистра адреса результата подключен к первым входам первой и второй схем сравнения, вторые входы которых подключены к выходам старших разрядов регистров соответственно адреса базы и адреса индекса, а выходы подключены к первым входам .соответственно первого и второго элементов И, вторые входы которых подключены к выходам соответственно третьей и четвертой схем сравнения, а выходы подключены к входам элемента ИЛИ, выход которого подключен к информационному входу первого триггера, выход которого подключен к выходу признака запрета обращения устройства, вход тактовых импульсов устройства подключен к синхровходам первого и вто" рого триггеров, вход признака записи результата в сме кные ячейки памяти устройства подключен к информационному входу второго триггера, инверсный выход которого подключен к первым входам третьего, четвертого, пятого и шестого элементов И, вторые. входы третьего и пятого элементов И подключены к выходу младших разрядов регистра адреса результата, выходы младших разрядов регистров адреса базы и адреса индекса подключены к вторым входам соответственно четвертого и шестого элементов И, выходы третьего и четвертого элементов И подключены соответственно к первому и второму входам третьей схемы сравнения, выходы пятого и шесто-, го элементов И подключены соответственно к первому и второму входам четвертой схемы сравнения.

1 12

Изобретение относится к вычислительной технике и может быть использовано в процессорах ЭВМ, Цель изобретения - повышение быстродействия °

На фиг,1 изображена функциональная схема устройства; на фиг,2 — временная диаграмма выполнения команды; на фиг.3 — временная диаграмма совмещенного выполнения команд.

Устройство содержит регистр 1 адреса результата, регистр 2 адреса базы, регистр 3 адреса индекса, схемы

4 — 7 сравнения, элемент ИЛИ 8, триггеры 9 и 10, элементы И 11 — 16, инверсный выход !7 триггера., входы 18 адреса записи результата устройства, 19 адреса индекса устройства, 20 адреса базы устройства, 21 признака записи адреса результата, 22 признака записи индекса и базы, 23 признака записи результата в смежные ячейки памяти устройства, выход 24 признака запрета обращения устройства, вход

25 тактовых импульсов устройства.

Устройство работает следующим об— разом.

В качестве сверхоперативной памяти используются регистры общего назначения ЕС ЭВМ, Структура команд, принятых в ЕС

ЭВМ, требует следующей последовательности действий: выборка команд из памяти и распаковка команд; формирование адреса и выбор операнда, например, для команд формата PX адрес операнда формируется путем сложения базы и индекса, хранящихся в регистрах общего назначения с некоторым кодом в адресной части команды,; выполнение действий и запись результата.

Эти последовательные действия назовем этапами обработки команд и обозначим буквой Э с соответствующими индексами Э1, Э2, ЭЗ (фиг.2).

Для повышения производительности одновременно обрабатываются несколько последовательных команд, находящихся на разных этапах обработки. На фиг,З приведена временная диаграмма обработки команд К, К+1.

При одновременной обработке команды К, например типа умножение М, и какой-либо команды К+1, например формата R X (фиг, 3), возможна ситуация: команда К на этапе ЭЗ проводит запись результата в смежные регист05142

5 !

О !

30 ры общего назначения, которые должны использоваться (К+1) -й командой на этапе ЭЗ в качестве регистров индекса и (ипи1 базы. Необходимо прекратить одновременную обработку команд

К, К+1: прекратить выполнение команды К+1 и продолжить ее выполнение после окончания команды К (окончание записи результата).

При выполнении команды К типа

"умножение" М на этапе Э1 в момент времени t,, (фиг.3) по сигналу логической единицы на входе 23 устройства признак записи в смежные регист( ры общего назначения} тактовым импульсом 25 производится установка триггера 9 в единичное состояние. На вторых входах элементов И 11 — 14 устанавливаются уровни логического нуля.

На входы схем 6 и 7 сравнения поступают сигналы с выходов элементов

И 11 — 14, обеспечивающие получение уровня логической единицы на вторых входах элементов И 15 и 16. Установкой в единичное состояние триггера

9 обеспечивается блокировка работы схем 6 и 7 сравнения. В сравнении участвуют только 0-2 разряды регистров 1 — 3 (регистры адреса — четырехразрядные).

В момент времени 1 (фиг. 3) по сигналу признаку этапа ЭЗ), поступающему на вход 21 устройства, адрес записи результата выполнения команды К с входа 18 устройства поступает на регистр 1 (этап ЭЗ команды К); по сигналу 1признаку этапа Э1), поступающему на вход 22 устройства, адреса индекса и базы команды К+1 с входа 19 устройства и входа 20 устройства поступают на регистр

2 и регистр 3 (этап Э! команды К+ 1).

При равенстве адресов записи результата выполнения команды К и адреса индекса и 1или)- базы команды

К+1 сигналы логической единицы с выходов схемы 4 сравнения и (или) схемы 5 сравнения через элементы И 15 и 16, ИЛИ 8 устанавливают по тактовому испульсу 25 в единичное состояние тригrep 10. Сигнал, появляющийся на выходе 24 устройства, используется для прекращения выполнения команды К+1. Если же команда К требует за-. писи в один регистр общего назначе42

12051

1 фиг3

Составитель М.Силин

Редактор Е,Копча Техред М.Пароцай Корректор Л.Пилипенко

Заказ 8536/51 Тираж 709 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4 ния, то на этапе Э1 выполнения команды К не производится установка триггера 9 и тем самым обеспечиваютн7 к«) ся сравнения 0- 3 разрядов регистров адреса на схемах 4 — 7 сравнения.