Устройство для обработки приращений вектора

 

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

G 06 F /38

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н ABTOPCHOMV СВИДЕТЕЛЫ:ТВУ !: /.1/

) (21) 3750995/24-24 (22) 01.06.84 (46) 07.01.86. Бюл. Е 1 (72) С.К. Дауров, В.И. Кнышев, И.М. Коблов и В.Я. Свистунов (53) 681.325(088.8) (56) Авторское свидетельство СССР

Ф 504197, кл. G 06 F 15/347, !976.

Авторское свидетельство СССР .У 960808, кл, С 06 К 9/60, !981. (54) (57) УСТРОЙСТВО ДЛЯ ОБРАБОТКИ

11РИРАЩЕНИЙ ВЕКТОРА, содержащее три регистра, два коммутатора, группу дешифраторов, первый блок памяти, два сдпигателя, два сумматора, первый дешифратор и блок управления, причем входы первой и второй координаты устройства соединены с информационными входами первого и второго регистров соответственно, синхронизирующие входы которых соединены с выходом управления записью входной информации блока управления, выходы первого и второго регистров соединены с информационными входами первого и второго коммутаторов соответственно, управляющие входы которых соединены с выходом номера такта вычислений блока управления и с управляющими входами первого и второго сдвигателей, а выходы первого и второго коммутаторов и выходы знаковых разрядов первого и второго регистров соединены с входами первого дешифратора, выходы которого соединены с адресными входами первой группы первого блока памяти, выход которого соединен с входами первого и второго сдвигателей, адресные входы втсрой группы первого блока памяти соединены с выходами дешифраторов группы, стробирующие входы которых соединены с выходом номера цикла

g =ÿèñëåHèé блока управления, первые входы дешифраторов группы соединены с выходами третьего регистра, а вторые входы — с выходом знаково.-о разряда третьего регистра, информационный вход которого является входом угла поворота устройства, первый и второй информационные выходы которого соединены соответственно с выходами первого и второго сумматоров и с вторыми информационными входами пер— вого и второго регистров, управляю- 9 щие входы соединены с первым и вторым выходами коррекции блока сумматоров угравления соответственно, содержащего два дешифратора, два счетчика, генератор тактовых импульсов, первый триггер, первый формирователь импульсов, делитель частоты, элемент задержки, три элемента И и первый элемент ИЛИ, причем прямой выход первого триггера соединен с первым входом первого элемента И и через первый формирователь импульсов — с входом сброса первого счетчика, счетный вход которого соединен с выходом элемента задержки и вторым входом первого элемента ИЛИ, выход второго элемента И псдключен к входу элемента задержки, выход первого элемента ИЛИ является первым выходом коррекции блока управления, выход номера цикла которого соединен с выходом первого дешифратора блока управления, вход которого соединен с выходом первого счетчика, а выход признака переполнения перво 20Ç 1О го счетчика первого дешифратора блока управления соединен с первым инверсным входом второго элемента И и с первым входом третьего элемента

И, вторые входы которых объединены и подключены к выходу признака переполнения второго счетчика второго дешифратора блока управления, вьгходы которого являются выходом номера такта вычислений блока управления, вход второго дешифратора блока управления

1 соединен с выходом второго счетчика, счетный вход которого через делитель частоты соединен с выходом первого элемента И, второй вход которого соединен с выходом генератора тактовых импульсов, о т л и ч а ю щ е е с я тем, что, с целью расширения функциональных возможностей устройства за счет обработки как значений координат, так и их приращений, в него введены четвертый, пятый, шестой регистры, второй и третий дешифраторы, второй блок памяти, два мультиплексора, а блок управления дополнительно содержит распрецелитель импульсов, второй триггер, второй формирователь импульсов, второй. гретий и четвертый элементы ИЛИ и четвертый элемент

И, причем вхоцы приращения первой и второй координат устройства соединены с информационными входами пятого и шестого регистров соответственно, выходы которьгх соединены с входами второго дешифратора, выходы которого соединены с первой группой адресных входов второго блока памяти, вторая группа адресных входов которого соединена через последовательно включенные третий дешифратор и шестой регистр с входом приращений угла поворота устройства, выход второго блока памяти соединен с первьпги информационными входами первого и второго мультиплексоров, управляющие входы которых соединены с выходом управления режимом блока управления, вторые информационные входы первого и второго мультиплексоров соединены с выходами первого и второго сдвигатепей соответственно а выходы мультиплексоров соединены с входами сумматоров, синхронизирующие входы третьего, четвертого, пятого и шестого регистров соединены с выходом управления записью информации н режиме приращения блока управления, входы запуска режима полных значений, запуска режима приращений, останова блока управления являются одноименными входами устройства и подключены к первому входу второго элемента ИЛИ, входу второго формирователя импульсов и входу сброса второго триггера соответственно, выход второго формирователя имIIvJIbcoB соединен с первым входом четвертого элемента И, второй вход которого соединен с выходом третьего элемента И и входом сброса первого триггера, вход установки которого соединен с выходом второго элемента

ИЛИ, второй вход которого подключен к входу запуска режима приращений блока управления, первый выход рас-пределителя импульсов подключен к первому входу четвертого элемента ИЛИ и является вьгходом управления записью информации в режиме приращения блока .управления второй выход распределиэ теля импульсов подключен к первому входу третьего элемента ИЛИ, второй и третий входы которого подключены к вьггодам первого формирователя импульсов и элемента задержки соответ:..венно, выход второго элемента И подключен к второму входу четвертого элемента ИЛИ, вьгход которого является выходом управления записью входной информации блока управления, третий выход и вход запуска распределителя импульсов соединены с выходом управления режимом блока управления, вход блокировки распределителя импульсов подключен к прямому вьгходу второго триггера, вход установки которого подключен к выходу четвертого элемента И, выход третьего элемента ИЛИ подключен к входу сброса второго счетчика и является вторым выходом коррекции блока управления.

1203510

cos P — sin

Лу =

sin% сов к

Представляя значения Х . и А а в форме

Хк = ХК „+ ЛХк, Ау = А4 .А (2) 55

Изобретение относится к вычислительной технике.

Цель изобретения — расширение функциональных возможностей устройства эа счет обеспечения возможности 5 работы как в режиме преобразования полных значений исходных данных, так и их приращений, На фиг. 1 представлена структурная схема предлагаемого устройства, на фиг. 2 — структурная схема блока управления.

Устройство для обработки прираще:.ий вектора содержит регистры

1-3, коммутаторы 4 и 5, дешифратор

6, группу дешифраторов 7, сдвигатели

8 и 9, ; умматоры 10 и 11, блок 12 памяти, мультиплексоры 13 и 14, рразрядные регистры 15 и 16, m-разрядный регистр 17, дешифраторы 18,и

19, блок 20 памяти, блок 21 управления, первый 22 и вгорой 23, четвертый 24, пятый 25, третий 26, шестой

27 информационные входы устройства, выходы 28 и 29 устройства.

Блок 21 управления содержит триг-, геры 30 и 31, одновибраторы 32 и 33, элемент 34 задержки, генератор 35 тактовых импульсов, элементы И 36-39, элементы ИЛИ 40-43, делитель 44 часто-30 ты, счетчики 45 и 46, дешифраторы

47 и 48, распределитель 49 импульсов, вход 50 запуска режима полных значений, вход 51 останова, вход 52 запуска режима приращений, выход 53 управления режимом, выходы 54 и 55 коррекции, выход 56 номера цикла вычислений, выход 57 управления записью входной информации, выход 58 управления записью информации в режиме 40 приращения, выход 59 номера тактов вычислений.

Процесс поворота вектора с полными значениями исходных данных Х, выполняется по выражению 45 (1) где Х вЂ” результирующий вектор в

К к-й момент времени;

А — матрица поворота вектора к на плоскости вида где Х вЂ” приращения исходных данных в к,-й момент времени, и подставляя их в выражение (1), получаем

Э

ХК = АдУ А, .Х . 1+ АДУ А АХК (3) к к-i к кч

У ит sí, что Ау ХК1= Хк1, выls-1 ражение (3) можно представить в следующем виде:

1 (Хк = А4 Хк-„+ Aó ахк где в правбй части присутствуют приращения исходных данных и вычисленный в предыдущий момент времени результирующий вектор Хк . Таким образом, из выражения (4) видно, что при представлении исходных данных в их приращениях ЛУ. ЛХК процесс определения результирующего вектора Х распадается на операцию доворота векто— ра Х „ на угол, равный приращению

Л -, и операцию поворота вектора Х приращений на полный угол Рк.

Первое слагаемое выражения (4) в скалярном виде: — I 1

Хк X соь Л f . 1 в1п Д !

УК,= Ук-,.соз4 к + ХК 1 sin ЬЧк (5) — I — I где Х, У, — координаты вектора

Х после его поворота на O Р„.

Определение выражений (э) осуществлястся частью устройства, в которую входят блоки 1-14 и 21. Одновременно вычисляется и второе слагаемое иэ выражения (4), которое в скалярной форме имеет вид:

I Х1 — QXy соз к — и У1,. з п 1"К, I

ЛУ, = УК соз Рк - Лхк з п К (6)

Определение выражений (6) осуществляется другой частью устройства, в которую входят блоки 15 — 21. Вьгчисленные по выражениям (5) и (6) значения координат суммир -.отся (I х,=х,+ах (7)

I I I .УК = - К-1 + Ук в сумматорах 10 и 11, на выходах которых получаются искомые значения

Хк, Ук вектора в К, -— и момент времени.

Устройство работает следующим образом.

В режиме преобразования полных значений код угла и коды координат

Х и У разбиты соответственно на М и

P кодовых отрезков, в связи с чем

1?(т Тэ О!

С"! т)ДТ.«}т! !- и!Е !- ЕЗ

/(— тг " . (т т>1 тт -p й1; — ««

p "Р т>}1- jj (n)

« вход де1!т !

llil,f !, ., ..м <сн-"=, }! - i! Е . Т - Л г»;;. ":т:г; т,т!!!,т

:. !«т. ",. >,: ..1!. —:.1«/т/О>/}!я! с-: j «J З а 1" ция:т 3. л т «. : /!кi;.: !. . К ТО, „гх . ОттЕ;:>/СИ/ P

«:

« .. . Г. т т)0, .;, I! 0 В;. Е г И С "ГРЫ . л! = .RI!i.! О : .!.е нулевои Отре.: «!-.ы;т: — т! .,с)тряторов, и гтаКЯ ": .«. ПЯМятИ: !1 ЛЕ— и осту1)яют н» це "

«;/с..:.а блок,2 :, р;-. .. »- .. я != ..ходе его .г:.Сявл;--- ,,т/з.; .,:.:;-.: ";; — B. b. .!,Ioòopb,o без сдви-. : /!т". . .т! . ./ ..!, ), В. L. !! = C :. - : .,итг.тт ;. !PÎ

« ««

Т

1!-;:. ., } . О! - « ».— С т/ i««! «! ООЫ

«

С 3л,Hoj c и,) О I е с са

}!. Г!b!«/i: C, -:}/-1(1 !I "ÝBC т O CÕ!BB!I!"=i!CPO.Ы i )Л:-:ОТ)ЯЗ!) Я а}!ЫМИ КОЕ ЯМИ .. /. nj !I!Ps "" .=.1.".:Ттатти! з:. ра = jcj а ст«,зелиij:..";-Jя я!

I .. l, ;, - -, "."т!.! !! j I,, O I — -, 0,1«! »с!1!И(ji 1 .Р «ТРЯ.

j,,,,j!ó; !,""0,i 0 !. С!!i . 0 В !Тт«! С TЬ «К ГУ

; с т!я! J! . :, ч"-..т; твя е;. ь х ..":.3 б>тока

i/ l .,,, Т! Т; !С!С./ З I j! Q.:I /ИКЛЕ, !!!!тра>};Етт .ТЕ для определения значений констант

В (М "1 ) м цикле имег= т:зид

К,„= Хр cosi| ) з)п

К)/ Ур cos< „+ Х son@ (В) м- 1, р-!Bspjj» Iijå отрезки кодо» координаг.

Гсстж/10 принять „«ITo 0 s „1 ., ;. !n;„. а Р, ПодcòàBëÿs эти значс-: ния .. ри;onометриче. Ких фун/сций в Выражения (8) получя ем

Первые слагаемые данного выражения предстаВляют собой значения р-разрядных с:.грезков кодов координат, а нтоРЫЕ СЛаГаЕМЫЕ НЕ ЛРЕТЗЬТШаЮт ВЕЛИЧИНЫ

Составляя сум. у:: разность этих кодов в соответствии с Выражение:. «9), получаем, что считанные в noñëåö !

lе, цикле константы имеют стpуктуру код.)B B которых р старших и }т-.т младших разрядов заполнеHbjj а н .:ромежут-!

l, il

}. е между ними находятся пу с ты е 3 0 ны, з алол н енные О или 1, т е . к с н : т ан ты отличаются о г о бр а б ать/в яемь!х ст/)езкОВ кОдов Koo :.)диня"Г . ОлькО на величину некоторого приращенияАнали процесса обработки отрезксв кодов координат позволяет зале,:ить следующее. В нулевом такте считянтть.е константы пс>лностью участвуют

В процессе суммирования, В остальных тактах при условии }тт / р, которое довольно просто реализуется, М младших разрядов, содер>кащих приращения, БыталкиВ ю Гся IIpH сдВиге зя пределы разрядной сетки и в суммировании уча =:jj:я не принимают., а старшие заполненные части констант точно (в случае нулевой "пустой" зоны) или с погрешностью (в случа.е единичной пустой" зоны, равной единице младшего ! разряда полного кода, отождествляются с соответствующими обрабатывае1:.ыми В данном такте отрезками кодов координат, т.е. по существу в сумматорах восста.навливаются их значения необходимости вообще выпол-,ять эти такты.

Основываясь на данных выводах, можно отметить, что для вычисления ,/

53 »ерВопо слЯГЯемОГО X.jj т Л/ту Выражения (4) или выражений (5) необходимо выполнить только нулевой такт (т"/-"1)-ro цикла, при этом после г:ерезаписи

12035 IО, содержащих сумматоров 10 и 11 во входные регистры 1 и 2 значений Х .» и

У .! в сумматорах следует обнулить только р старших разрядов, сохраняя остальные. Тогда после выполнения нулевого такта в сумматорах сформированы значения координат предыдущего результирующего вектора Х довернутого на приращения угла AV, 10

I — т.е. -. 1и У„q .. V

Рассмотрим теперь процесс вычисления второго слагаемого из выражения (4), т.е. выражение (6). Проведя рассуждения, аналогичные предь»дуп»им, мож-15

:»c утверждать, что нет необходимости осуществлять поворот вектора, координаты » Х»,, М к которого представлены

Р-разряд ыми кодами, на W -разрядный угол 1 . Без заметного снижения точ- 20

»»ости мож»»о ограничиться» » старши»и разрядами кода угла при условии п> Р.

В этом случае процесс поворота вектора 3Х осуществляется за один такт, I

»,àê и доворот вектора Х к 1 на угол 25 !» !»

В совокупности со структурной схемой блока 2I управления рассмотрим работу предлагаемого устройства в режиме обработки приращений. На 30

22, 23 и 26 присутствуют значения полноразрядных исходных данных соответственно Х, У и »1 к, которые записываются в регистрах 1-3.

Пуск устройства осуществляется по входу э2, при этом сигнал пуска через логический элемент ИЛИ 40 устанавливает триггер 30 в единичное состОяние. Начиная с этого момента, устройство по командам из блока 21 управления выполняет одно преобразование полных значений координат.

После завершения этого преобразования, т.е. после выполнения последнего (P-1)-го такта в последнем

» N-7) -ом цикле в сумматорах 10 и 11 ! ! формированы значения Х !, и У, кото» рые в дальнейшем выполняют роль Х ! и У»,,1. Счетчики 45 тактов и 46 циклов содержат значения (Р-1) и (11 — 1)

50 соответственно, при этом на (Р-1)-м выходе дешифратора 47 тактов и на (М-1)-оМ выходе дешифратора 48 циклов присутствуют потенциальные сигналы, поступающие на входы логическо- 55 го элемента И 39, сигнал с выхода которого сбрасывает триггер 30 и че.— рез разрешеннь»й импульсом с одновибратора 33 логический элемент И 37 устанавливает триггер 31 в единичное состояние, Так происходит автоматический переход оТ режима однократного преобразования полных значений координат к режиму обработки их приращений.

Единичньп» игнаг- с выхода триггера 31 запускает распределитель 49 импульсов. К этому моменту на входах

24-27 устанавливают значения QX<

Л»7„, д»1,», которые первым импульк сом с распределителя 49 записываются соответственно в регистры 15, 16, 3 и 17. Одновременно этим же импульсом через логический элемент ИЛИ 43 ! осуществляется запись содержимых Х 1 ! и У!, „сумматоров 10 и 11 в регистры

1 и 2. Через время, необходимое для выполнения указанных операций, на втором выходе распределителя 49 появляется импульс, который через логический элемент ИЛИ 41 обнуляет р старших разрядов сумматоров 10 и 11 и сбрасывает счетчик 45 тактов. На нулевом выходе дешифратора 47 тактов появляется сигнал, которьп» устанавливает коммутаторы 4 и 5 в положения, подключающие нулевые отрезки кодов ко-! ординат Х 1, У 1 в регистрах 1 и 2 к входу дешифратора 6, а сднигатели

8 и 9 — в положение, при котором информация через них пропускается без сдвига.

Так как счетчик 46 циклон после завершения однократного преобразования полных значений координат не сбрасывается, то его содержимое остается равньпч 11-1 и сигнал с (M-1)-ro выхода дешифратора 48 циклов разрешает работу последнего (М-1)-ro дешифратора из группы дешифраторов 7.

Состояние мультиплексоров 13 и 14 определяется значением сигнала на третьем выходе распределителя 49 импульсов: при нулевом — информация проходит от блока 12 памяти, а в един»»чном — от блока 20 памяти.

Таким образом, на входы .блока 12 памяти поступают нулевь»е отрезки ко.! г дов координат (Х!,, )„, (Ук )о и последний отрезок !1 т кода угла, образующие некоторый совокупный .адрес, по которому из блока 12 памяти считываются константы, проходящие через сдвигатели 8 и 9 и мультиплексоры .13 и 14 в сумматоры 10 и 11, где сум

1203510

/Г /J, /4

Cmon

Пускй

/Ч4,58 Я

Лиг. с

EД /5; A /3

/á //

ВБИИПИ Заказ 8417/51 Тираж 709 Подписное

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4 мируются с их прежними содержимыми., Полученные суммы отражают значения

« I t

Х 1 и У1 1 по Выражению (5) .

Параллельно с описанным процессом происходит поворот вектора с кооРдинатамиЬХ1 наук, находЯщимисЯ в регистрах 15 и 16, на угол f, соответствующий значению т старших разрядов угла и находящихся в регистК ре 17. Эти значения образуют неко- 1G торый совокупный адрес, по которому с использованием дешифраторов 18 и 19 из блока 20 памяти считываются константы, по своим значениям равные !

6Х < и ЛУ из выражений (6). Импульс 1 с третьего выхода распределителя 49 переключает мультиплексоры 13 и 14, через которые константы иэ блока 20 памяти поступают в сумматоры 10 и 11.

В результате в сумматорах формируются координаты результирующего векто-! ра Х и Ук, которые выводятся по выходам 28 и 29, Сигнал с третьего выхода распределителя 49 также поступает на вход запуска. Процесс обработки приращений продолжается непрерывно до остановки преобразователя. В этом случае подается сигнал на вход 51 останова, триггер 31 обнуляется и запрещает работу распределителя 49.