Преобразователь последовательного кода в параллельный

 

1 .ПРЕОБРАЗОВАТЕЛЬ ПОСЛЕДОВАТЕЛЬНОГО КОДА В ПАРАЛЛЕЛЬНЫЙ, содержащий генератор тактовых импульсов , регистр сдвига, выходной регистр , блок управления, регистр команды , причем информационный вход регистра сдвига соединен с первым информационным входом преобразователя , вход регистра команды является входом задания режима преобразователя , а первый выход соединен с первым входом блока управления , разрешакнций выход которого соединен с управляющим входом выходного регистра, выход которого является информационным выходом преобразователя , отличающийся тем, что, с целью повышения достоверности работы, в него введены схема сравнения, первый и второй вычитающие счетчики, узел контроля на нечетность, два элемента ИЛИ, триггер , элемент ИС1ШЮЧАЮЩЕЕ ИЛИ и формирователь сигнала запроса, причем первый и второй информационные входы преобразователя через элемент ИСКЛЮЧАЮЩЕЕ ИЛИ соединены с первым входом первого элемента ИЛИ, второй вход которого соединен с выходом регистра команды, а выход - со сдвиговыми входами регистра сдвига и счетным входом первого вычитающего счетчика, вход сброса которого и входы сброса триггера второго вычитающего счетчика и узла контроля на нечетность соединены с выходом второго элемента ИЛИ, первьй вход которого соединен с выходом Окончание слова блока упрашлення, а второй вход является входом запуска преобразователя, первый информационный вход которого соединен с информационным входом узла контроля на нечетность, выход которого соединен с вторым входом блока управления, третий вход которого соединен с выходом схемы сравнения, первый и второй входы которой соединены соответ (Л ственно с выходом первого и первым с выходом второго вычитающих счетчиков , выход регистра команды соединен с управляющим входом регистра сдвига, выход которого соединен с информационным входом выходного регистра , вьсход генератора тактовых со со импульсов соединен с тактовым входом формирователя сигнала запроса, Од вход запуска и стробирующий вход ко01 торого соединены соответственно с выходом триггера и первым выходом ел второго вычитающего счетчика, второй вьсход которого соединен с вторым входом триггера и четвертым входом блока управления, выход формирователя сигнала запроса соединен со счетным входом второго вычитающего счетчика и является выходом запроса преобразователя, третий и четвертый выходы блока управления являются соответственно выходами Верно и Неверно преобразователя, причем блок управления содержит коммутатор.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

ОПИСАНИЕ ИЗОБРЕТЕНИ

Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3738247/24-24 (22) 08.05.84 (46) 23.11. 85. Бюл.У 43 (72) А.Э.Керимов (53) 681.3(088.8) (56) Авторское свицетельство СССР

Р 822175, кл. G 06 F 5/04,1979.

Авторское свидетельство СССР

И- 760070, кл. G 06 F 3/00,1978. (54) (57) 1.ПРЕОБРАЗОВАТЕЛЬ ПОСЛЕДОВАТЕЛЬНОГО КОДА В ПАРАЛЛЕЛЬНЫИ, содержащий генератор тактовых импульсов, регистр сдвига, выходной регистр, блок управления, регистр команды, причем информационный вход регистра сдвига соединен с первым информационным входом преобразователя, вход регистра команды является входом задания режима преобразователя, а первый выход соединен с первым входом блока управления, разрешающий выход которого соединен с управляющим входом выходного регистра, выход которого является информационным выходом преобразователя, отличающийся тем, что, с целью повышения достоверности работы, в него введены схема сравнения, первый и второй вычитающие счетчики, узел контроля на нечетность, два элемента ИЛИ, триггер, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ и формирователь сигнала запроса, причем первый и второй информационные входы преобразователя через элемент

ИСКЛЮЧАЮЩЕЕ ИЛИ соединены с первым входом первого элемента ИЛИ, второй вход которого соединен с выходом регистра команды, а выход — со сдвиговыми входами регистра сдвига и

ÄÄSUÄÄ 1193655 А ио4 С 06 Р 3/00 счетным входом первого вычитающего счетчика, вход сброса которого и входы сброса триггера второго вычитающего счетчика и узла контроля на нечетность соединены с выходом второго элемента ИЛИ, первый вход которого соединен с выходом "Окончание слова" блока управления, а второй вход является входом запуска преобразователя, первый информационный вход которого соединен с информационным входом узла контропя на нечетность, выход которого соединен с вторым входом блока управления, третий вход которого соединен с выходом схемы сравнения, первый и второй входы которой соединены соответственно с выходом первого и первым выходом второго вычитающих счетчиков, выход регистра команды соеди-нен с управляющим входом регистра сдвига, выход которого соединен с информационным входом выходного регистра, выход генератора тактовых импульсов соединен с тактовым входом формирователя сигнала запроса, вход запуска и стробирующий вход которого соединены соответственно с выходом триггера и первым выходом второго вычитающего счетчика, второй выход которого соединен с вторым входом триггера и четвертым входом блока управления, выход формирователя сигнала запроса соединен со счетным входом второго вычитающего счетчика и является выходом запроса преобразователя, третий и четвертый выходы блока управления являются соответственно выходами "Верно" и

"Неверно" преобразователя, причем блок управления содержит коммутатор, 1193655 счетчик, восемь элементов И, два элемента НЕ, триггер и три элемента задержки, при этом информационные входы коммутатора и счетчика образуют первый вход блока, информационные выходы счетчика соединены с управляющими входами коммутатора, управляющий вход счетчика соединен с выходом первого элемента И, первый вход которого и первый вход второго элемента И соединены с первым выходом триггера, выход коммутатора соединен с вторым входом второго элемента И, выход которого соединен с первым входом третьего элемента И, выход которого является разрешающим выходом .блока, выход счетчика соединен с первым входом четвертого элемента И, выход которого соединен с вторым входом первого элемента И и является .выходом "Окончание слова" блока, первые входы пятого и шестого элементов И соединены соответственно с первым и вторым выходами триггера, первый и второй входы которого соединены соответственно с вьтходамп седьмого и восьмого элементов П, второй вход четвертого элемента И через первый элемент задержки соедгчен с выходом второго эле-.

r °

Изобретение относится к вычислиI тельной технике и автоматической передаче и преобразованию данных и может быть использовано в системах ввода .информации в ЭВИ от источника информации, находящегося на расстоянии до 200 и.

Целью изобретения является повышение достоверности работы.

На фиг.1 показана схема преобразователя; на фиг.2 — схема блока управления; на фиг.3 — схема формирователя сигнала запроса.

Преобразователь содержит генера1 тор 1 тактовых импульсов, формирователь 2 сигналов запроса, первый вычитающий счетчик 3, регистр 4 сдви-. га, триггер 5, информационный выход

6, схему 7 сравнения, второй вычита.ющий счетчик 8, блок 9 управления, -элементы ИЛИ 10 и 11, выходной ремента задержки, соединенным с вторы-. ми входами третьего, пятого и шестого элементов И, выходы пятого и шестого элементов И являются соответственно выходами "Верно" и "Неверно" блока, четвертый вход блока соединен с входом второго элемента задержки и через третий элемент задержки — с первыми входами седьмого и восьмого элементов И, второй и тре.тий входы восьмого элемента И соединены с вторым и третьим входами блока, через первый и второй элементы НЕ соединенными с вторым и трет ьим входами седьмого элемент а И, 2. Преобразователь по п.1, о т-л и ч а ю шийся тем, что формирователь сигнала запроса содержит де.шифратор, триггер и элемент И, при-. ,чем тактовый, запускающий и строби- рующий входы формирователя соединенны с группой входов дешифратора, первый и второй выходы которого со- единены с К - и S "- входами триггера, выход которого соединен с первым входом элемента И, второй вход и выход которого соединены соответственно с тактовым входом и выходом формирователя.

I гистр 12, узел 13 контроля на нечетпость, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 14, регистр 15 команды, информационные входы 16 и 17, вход 18 команды, вход

5 19 запуска, выход 20 запроса, выходы "Неверно" 21 и "Верно" 22.

Блок управления содержит коммутатор 23, счетчик 24, -элементы И 2532, триггер 33, элементы 34-36 за" держки, элементы FIE 37 и 38.

Формирователь сигнала запроса содержит дешифратор 39, триггер 40, элемент И 41.

Генератор 1 тактовых импульсов предназначен для выработки прямоугольных импульсов. Запуск формирователя 2 осуществляется подачей на его второй вход разрешающего сигнала с триггера 5 и при наличии на

20 третьих входах двоичного кода 10001 (число 33, ) со счетчика 3.

1193655

При этом на первом выходе дешифратора 39 появляется импульс, уста-!! навливающий триггер 40 в "1 . Разрешается прохождение тактовых импульсов через элемент И 41 на выход формирователя 2 сигналов запроса.

При появлении кода 00000 на входе дешифратора на его втором выходе появляется импульс, устанавливающий триггер 40 в "0". Прекращается выдача сигналов запроса. Первый, второй, третий выходы формирователя 2 являются первым, вторым, третьим входами дешифратора 39.

Выход элемента И 41 является выходом формирователя 2 и соединен с счетным входом счетчика 3.

Счетчик 3 управляет работой формирователя 2, отсчитывает количество выданных сигналов запроса и при обнулении вырабатывает стробирующий импульс.

Перед каждым циклом в счетчике 3 по первому установленному входу записывается число 10001. Счетчик работает на вычитание.

Регистр 4 сдвига предназначен для заполнения входной информацией. Выходы регистра 4 соединены с вторыми входами выходного регистра. Триггер

:5 предназначен для выдачи разреша" ющего сигнала на формирователь 2 сигналов запроса при поступлении на его первый вход сигнала элемента ИЛИ

11.

Схема 7 сравнения сравнивает коды, поступающие со счетчиков 3 и 8, при равенстве на его выходе "1".

Счетчик 8 предназначен для подсчитывания количества информационных битов, поступающих на первые входы

17 и .16 устройства, т.е. сигналов

"Лог,1" и "Лог.О", соответственно.

Счетчик 8 работает на вычитание, предварительно по установочному вхо, ду в него записывается число 10001.

Счетные выходы счетчика 8 соединены с вторыми входами схемы 7 сравнения.

Блок 9 управления принимает код команды из регистра 15 команд и записывает в счетчик 24. В коде, за. писанном в счетчик, указывается количество информационных слов, которые необходимо принять от источника информации, в коде, поступающем на выходы комглутатора 23, указывается порядок перезаписи информации иэ регистра 12 сдвига. Изменяя свое со30

Узел 13 контроля на нечеткость проверяет принятый информационный код на нечетность. При правильной передаче и приеме в информационном коде всегда будет количество "1" нечетное, поэтому в данном устройстве в качестве схемы, реализующей функцию проверки на нечетность, может служить триггер со счетным входом и установкой в "0".

Элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 14 предназначен для формирования тактовых сдвигающих импульсов, необходимых для продвижения информации в реги- стре 4 сдвига. Он исключает появление на выходе сигнала при одновременном появлении сигналОв, т.е. помех, на двух ее входах.

Регистр 15 команд служит для приема команды иэ ЭВМ, хранения ее и выдачи в блок 9 управления, а в автономном режиме выдает тестовую программу проверки преобразователя, т.е. служит имитатором источника информации.

Устройство работает следующим образом.

В регистр 15 команд из памяти ЭВМ по входу 18 заносится команда ввода, в которой указывается порядок перестояние, счетчик 24 подключает один иэ входов коммутатора 23 на его вы.ход. При обнулении счетчик 24 выдаI I l l .ет на свой второй выход сигнал 0 означающий конец приема информации.

После приема 33-х импульсов схегла 7 сравнения и узел 13 контроля на не.—

il !! четность выдают сигналы 1 и на третий и второй входы блока 9 управ10 ления, а счетчик 3 выдает стробирующий импульс на четвертый вход. Элемент Зб задержки увеличивает длите;ность входного импульса. На входе

:лемента И 32 появляется сигнал, !! II

1 5 ус т а навливающий триггер 3 3 в 1

При отсутствии сигналов от схемы 7 сравнения и (или) узла 1 3 ко итроля на неч ет нос ть появляется сигнал на выходе элемента И 3 1, устащ0 навлив ающий триггер 3 3 в "0" . Это состояние о з начает неправильность приема информации . Выходы элементов

И 2 7 - 3 0 являются выходами блока 9 управлеггия

Выходной регистр 12 предназначен для приема информационных слов из регистра сдвига и хранения их в течение цикла приема одного информа ггионного слова.

1193

5 дачи информации из регистра 4 сдвига, количество информационных слов и разрядов в слове и другие признаки. В зависимости от вида принимаемой информации на первый вход блока 9 из регистра 15 передаются соответствующие коды, Заполнение регистра 4 сдви. га происходит полностью в каждом цикле. Заполнение выходного регистра 12 может происходить не в каждом цик- ig ле

С небольшой задержкой относительно команды ввода на вход 19 преобразователя поступает сигнал, который, проходя через элемент ИЛИ 11, 15 записывает в счетчики 3 и 8 число

33, устанавливает в "0" узел 13 контроля, триггер 5 в "1". Получив разрешающий сигнал, формирователь 2 сиг.налов запроса выдает сигналы в источ- 20 ник информации. Счетчик 3, отсчитав

33 нмпульса, обнуляется. При появ.лении нулевого кода на входе формирователя 2 прекращается выдача сигналов запроса, триггер 5 устанавливается в "О" импульсом с выхода счетчика 3. В ответ на каждый сигнал . запроса источник информации выдает на входы 16 и 17 преобразователя импульса информационного кода "Лог. 30

1" илп "Лог.О" соответственно пер. вый импульс-контрольный бит, "JIor. 1" или "Лог.О" информационного кода поступает на вход элемен- З5 та ИСКЛ10ЧЛЮЩЕЕ ИЛИ 14, который формирует тактовые сдвигающие импульebs. Эти импульсы через элемент ИЛИ

10 поступают на вход регистра 4 сдвига и счетчика 8. С входа 17 сиг- 4О нал "Лог.1" поступает на информационный вход регистра 4 сдвига и узел

13 контроля на нечетяость, происходит заполнение регистра 4, и определяется печетность принятого кода. 45

Отсутствие сигнала на первом входе регистра 4 и наличие сдвигающего тактового импульса воспринимается как "Лог.О", Счетчик 8, отсчитав 33 импульса, обнуляется. Схема 7 срав- 50 ненпя сравнивает коды счетчиков 3 и 8 и при равенстве на ее выходе "1", которая поступает на вход блока 9, счетчик 8 обнуляется несколько позже, Счетчика 3 за счет задержки распро- 55 странения сигналов в линии связи между преобразователем и источником . информации.

655 Ь

Эта задержка компенсируется за счет увеличения длительности импульса, поступающего с первого выхода счетчика 3 в блок 9 управления. Эту функцию выполняет элемент 36 задержки °

С некоторой задержкой времени, определяемой элементом 35 задержки в зависимости от кода, пришедшего на первые входы элементов И 27 — 30, на их выходах появляются сигналы.

Происходит запись информации в выходной регистр 12, выдается сигнал

"Верно", а также в элемент ИЛИ 11, означающий конец цикла и начало нового. Источник информации, получив сигнал Верно подготавливает к передаче новое информационное слово. Цикл повторяется. Таким образом принимается весь массив информации.

Если в линии связи появляются помехи, они поступают на входы 17 или 16, и могут быть восприняты преобразователем как полезные сигналы, при этом счетчик 8 отсчитывает большое количество импульсов, схема 7 сравнения выдает "0" в блок управления, триггер 33 устанавливается в "О". Схема проверки па нечетность может выдать сигнал "О", если код четный, триггер 33 также устанавливается в "О". Аналогичное произойдет, если в счетчик 8 поступит меньшее количество импульсов. Блок 9 управления выдает сигнал "Неверно" и сигнал об окончании цикла. Записи ниформации при этом не произойдет и поскольку на втором входе элемента И 25 запрещающий сигнал "О", то вычитание "1" из счетчика 24 не произойдет. При получении сигнала "Неверно" источник информации повторяет передачу неправильно принятого информационного слова. Информация в выходном регистре 12 может храниться в течение времени заполнения регистра

4 сдвига. Емкость регистров 4и 12

4-х байтная, выбрана из условий быстродействия ЭВМ и времени при-т ема всего массива информации. Из этих же условий выбирается частота

1 генератора 1.

В автономном режиме информация с второго входа регистра 15 команд поступает на вход регистра 4 сдвига.

Заполнение тестовой информацией регистров 4 и 12 происходит так же, как и от исто .ника информации. Путем программного сравнения тестовой и полученной на выходе регистра

12 информации можно судить об исправности преобразователя;

Применение в данном устройстве спасоба приема информации по типу запрос — ответ позволяет не синхронизировать частоту тактового генератора и частоту поступления входных битов. информации. Элемент ИС1193655

КЛЮЧАЮЩЕЕ ИЛИ подавляет помехи при одновременном их появлении на входах 16 и 1 . Счетчики 3 и 8, схема 7 сравйения, узел 13 контроля на

5. нечетность (как основные узлы) позволяют контролировать правильность принятой информации, Наличие сигналов "Верно" и "Неверно" исключает утерю информации.

Фиг.7!

193655

get иэ Фа/слчи ваюнд U

Йтия

С Выхода

R8- myra

Составитель И.Хазова

Техред Ж.Кастелевич

Корректор С. ЧеРни

Редактор P.Öèöèêà

Тираж 709

ВПИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д,4/5

Подписное

Заказ 73 15/51 3

Филиал ППП "Патент", r.Óæãoðoä, ул. Проектная, 4