Регистр для буферного запоминающего устройства

 

1. РЁгаСТР ДЛЯ БУФЕРНОГО ЗАПШИЙАЩЕГО УСТРОЙСТВА, содержавший Р R5 -триггеров и Е+1 логических элементов (t число .разрядов perkcrра ), причем первый и второй-входы (Р+1)-го логического элемента соеди иены с инверсным выходом i-ro и прямым выходом )-го RS-триггеров соответственно, где 1...вл первый вход первого логического элемента является входом записи регистра , а второй вход последнего логического элемента - входом считывания регистра, третьи входы нечетных и четных логических элементов являются соответственно первым и втр рым тактовыми входами регистра, а управлякщие входы данных элементов соответственно вторьм и первым тактовыми входами регистра, выход (i+1)-го. логического элемента соединен с R-входом i-ro, S ВХОДом

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (11) (5!) 4

ОПИСАНИК ИЗОЬГЯткния и АВТОРСКОМ,Ф СВИДЕТЕЛЬСТВУ

Q АХЕОТНО

ТЕХНИЧЕ<КАЙ

ВНИЗ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

fl0 ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 371? 049/24-24 (22) 28.03.84 (46) 30.07.85. Бюл. N 28 (72) В.И.Вешняков, В.А.Клочан, И.С.Гавриленко и В.В,Сивай (7.1) Ордена Ленина институт кибернетики им. В.И.Глушкова (53) 681.327.66 (088.8) (56) Авторское свидетельство СССР

Р 630643, кл. G 11 С 19/00, 1978.

"Иикроэлектроника", 1982, т. 11, вып. 5, с. 436, рис. 6.

{54) (57) 1. РЕГИСТР ДЛЯ БУФЕРНОГО

ЗАПОИИНАЮЩЕГО УСТРОЙСТВА, содержащий

f м"=) -триггеров и 1+1 логических элементов (— число. разрядов регистра), причем первый и второй-входы

{(+1)-ro логического элемента соединены с инверсным выходом i-го и прямым выходом ((+1)-ro RS-триггеров соответственно, где i= 1...,, первый вход первого логического элемента является входом записи регистра, а второй вход последнего логического элемента - входом считывания регистра, третьи входы нечетных и четных логических элементов являются соответственно первым и вто рым тактовыми входами регистра, а управляющие входы данных элементовсоответственно вторым и первым тактовыми входами регистра, выход (i +1)-га. логического элемента соединен с й-входом -ro Я-входом (1+1)-го ЯЗ-триггеров и является (i+1)-м выходом регистра, о т л ич а ю шийся тем, что, с целью упрощения регистра и повышения его быстродействия, первый и второй дополнительные входы (i+1)-ro логического элемента соединены с прямым выходом i-го и инверсным выходом (1+1)-ro gg-триггеров соответственно, первый дополнительный вход первого логического элемента является дополнительным входом записи регистра, а второй дополнительный вход последнего логического элемента— дополнительным входом считывания регистра.

2. Регистр по п.1, отличаю- Я щ и -й с я тем, что логический элемент содержит первый и второй ключевые ИДП-транзисторы, истоки которых соединены с шиной нулевого потенциала, первый нагрузочный ИДПтранзистор, исток которого соединен со стоками ключевых ИДП-транзисторов и является выходом элемента, второй нагрузочный ИДП-транзистор, исток которого соединен со стоком первого нагрузочного ИДП-транзистора, а сток является управлющим входом элемента, первый, второй, третий и четвертый управляющие ИДП-транзисторы, истоки которых соединены соответственно с затворами первого и второго ключевых

ИДП-транзисторов, второго и первого нагрузочных ИДП-транзисторов, стоки ) являются соответственно первым, вторым, первым дополнительным и вто" рым дополнительным входами элемента, а затворы — третьим входом элемента.

1 1170

Изобретение относится к вычислительной технике. Регистр может быть использован при проектировании синхронных буферных запоминающих устройств,(ЗУ) B качестве управляющего регистра. Целью изобретения является. упрощение регистра и повышение его быстродействия.

На чертеже показана схема регист- 10 ра.

Регистр содержит P PS-триггеров

1 и +1 логических элементов 2 (3 — число разрядов регистра), выполненных на 1ЩП-транзисторах 3-10: клю-15 чевые транзисторы 3 и 4 и управляющие (вентильные) транзисторы 7-10 с индуцированным каналом, все нагруэочные транзисторы 5 и б с встроенным каналом (обедненные нагрузки) или с нуле- 2О вым порогом.

Стоки транзисторов 10 и 8 (+1)ro логического элемента являются прямым и инверсным входами "Считывание .

Стоки транзисторов 9 и 7 первого 2 логического элемента являются прямым и инверсным входами "Запись". Инверсный выход 1-го триггера является выходом регистра "Готовность входа", прямой выход $-. ro триггера является выходом регистра "Готовность выхода"

Регистр постоянно возбуждается .. двухфазными неперекрывающимися тактовыми импульсами (фазами) Ф„ и ф .

Принцип работы регистра следующий.

Если в данный момент по ф при залиси (с итывании) t-й или (i+1)-й триггер переключается в "1" ("0"), а (i+1)-й (i-й) устанавливается в

"0" ("1 ), то в следующий момент по ,ф на (1+1)-м выходе регистра возни1 кает импульс, который переключает в "1" (1+1)-й и в ™О" j-й триггеры.

Логическая "1" - приблизительно 5 В, логический "0" — приблизительно 0 В.

По каждому ф„ через транзисторы

7- 10 происходит предзаряд затворо ключевых 3 и 4 и нагрузочных 5 и 6 транзисторов нечетных логических элеM8HToB cL по ф предзаряд scLTBopoB тех же транзисторов четных логических элементов.

Запись нового слова в буферное

ЗУ производится по ф„ установлением высокого уровня на входе "Зп." и Я низкого на входе "Зп" Если буферное

ЗУ не заполнено, то высокий уровень по Ф„ передается на затворы

511 2 нагрузочных транзисторов 5 и 6, а " низкий — на затворы ключевых транзисторов 3 н 4. По окончании ф уров

1 ни удерживаются на затворах этих транзисторов, и по ф на первом вы-ходе формируется положительный импульс (маркерная "1"), который переключает в "1" первый триггер и служит для занесения входного слова в буферное ЗУ. Далее маркерная "1" продвигается по регистру слева направо и управляет сдвигом в буферном ЗУ. Когда по ф импульс действует на -м выходе, он переключает в "1 i-й и в."0 (1 — 1)-й триггеры.

По этому же импульсу Ф после пере2 ключения триггеров производится предзаряд затворов транзисторов 3-6 четных логических элементов. В (i+1)-и элементе реализуется совпадение низких уровней на затворах транзисторов 3 и 4 и высоких уровней на затворах транзисторов 5 и 6. По Ф„ формируется импульс высокого уровня на 6+1)-м выходе через открытые транзисторы 5 и б. Так как эти транзисторы с встроенным каналом (или с нулевым порогом), то уровень напряжения передается на выход беэ понижения, 1-й триггер переключается в "0", (i+1)-й — в "1". !

В регистре должен быть обеспечен быстрый разряд выходных шин. Разряд происходит частично во время паузы между импульсами через транзисторы 5 и 6 (относительно большое сопротивление), и если эта пауза не велика, то полного разряда может не произойти. Окончательный разряд выходных шин происходит в начальный момент по следующему тактовому импульсу. Например, после формирования импульсов на 1-м выходе по ф

2 и на (1+1)-м выходе по Ф оконча1 тельный разряд 1-й выходной шины происходит вследствие того, что в первый момент по ф„, когда начинается заряд (i+1)-й выходной шины и 1-й триггер еще установлен в "1" через. транзистор 8 1-го элемента передается высокий уровень на затвор транзистора 4, последний открывается и быстро (через малое сопротивление) разряжается 1-я выходная шина. По этому же импульсу после переключения i-ro триггера в

"0" могут затем снова установиться низкие уровни на затворах транзис3. 1170 торов 3 и 4 i-ro элемента; это соответствует записи информации в буферное ЗУ подряд по каждому импульсу ф

Рассмотрим случай, когда (i+1)-й и все последующие. триггеры регистра установлены в "1".

При занесении нового слова маркерная "1" продвигается.до <-ro триггера. По ф она заносится в .g-й триг- 1п гер, в (!i+1)-м элементе низкий уровень передается на затворы транзисторов 3 и 6, высокий — на затворы транзисторов 4 и 5. Так как транзистор 4 при этом открыт, то в (1+1)-й выходной шике импульс не формируется, 1-й триггер остается в "1".

При считывании высокий уровень подается на вход "Сч.", низкий на вход "Сч.". По ф„.через управляю- 2О щие (вентильные) транзисторы происходит предзаряд, и если триггеры регистра находятся в состоянии "1", то по, ф на выходе ((+1-)-ro элемента форми руется импульс, Р-й триггер переклю- д чается в "0", в (-м элементе высокие уровни передаются на затворы транзис

511 4 торов 5 и 6, а низкие — на затворы транзисторов. 3 и 4. По <„ формируется импульс на f-й выходной шине,, онпереключает в "0" (У-1)-й триггер и возвращает .. в "!" t-й. Далее маркерйьй "0" продвигается по регистру, и импульсы на его выходах управляют сдвигом данных в буферном ЗУ.

Запись и считывание могут происходить одновременно, при этом маркерные "1" и "0" продвигаются по регистру навстречу, и в определенном разряде их продвижение прерывается, конфликтных ситуаций не возникает благодаря тому, что каждый триггер пере-. ключается в "0" и "1" по разньм тактовым импульсам, и предзаряд смежных элементов также производится по разньи тактовым импульсам, т.е. в регистре имеется временное разделение сигналов.

Подготовка регистра.к работе после включения питания осуществляется подачей серии сигналов "Считывание", при этом регистр "очищается", т.е. все триггеры устанавливаются в "0".

1170511

Составитель А. Дерюгин

Редактор Л,Веселовская ТехредЛ.Мартяшова Корректор А.Тяско

Заказ 4710/49 Тираж 584 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4