Устройство для контроля оперативной памяти

 

УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ОПЕРАТИВНОЙ ПАМЯТИ, содержащее генератор синхроимпульсов, выход которого подключен к первому входу анализатора сигналов и входу первого счетчика, выходы первой группы которого соединены с одними из входов мультиплексора, дешифратор и сумматор по модулю два, выход которого и первый выход первого счетчика являются одними из выходов устройства, одним из входов которого является второй вход анализатора сигналов, отличающееся тем, что, с целью повышения надежности устройства, в него введены D-триггер, группа сумматоров по модулю два, второй счетчик и третий счетчик, один из выходов которого подключен к третьему входу анализатора сигналов, причем второй и третий выходы первого счетчика подключены к входам D-триггера, одним из входов сумматоров по модулю два группы и первому входу второго счетчика, выходы которого соединены с другими входами мультиплексора и входами дешифратора , один из выходов которого соединен с вторым входом второго счетчи.ка и входом I третьего счетчика, выходы которого подклю (Л чены соответственно к другим входам сумматоров по модулю два группы и первому с входу сумматора по модулю два, второй вход которого соединен с выходом мультиплексора , причем выходы D-триггера и сумматоров по модулю два являются другими выходами устройства.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

4(59 G 11 С 29 00 \

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н ABTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3649946/24-24 (22) 15.08.83 (46) 15.02.85. Бюл. № 6 (72) Г. Х. Новик, И. С. Колтыпин и А. В. Гринштейн (71) Всесоюзный ордена Трудового Красного Знамени научно-исследовательский, проектно-конструкторский и технологический институт релестроения (53) 681.327(088.8) (56) 1. Авторское свидетельство СССР № 947913, кл. G 11 С 29/00, 1981.

2. Авторское свидетельство СССР по заявке № 3418265/24, кл. G 11 С 29/00, 1982 (прототип) . (54) (57) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ

ОПЕРАТИВНОЙ ПАМЯТИ, содержащее генератор синхроимпульсов, выход которого подключен к первому входу анализатора сигналов и входу первого счетчика, выходы первой группы которого соединены с одними из входов мультиплексора, дешифратор и сумматор по модулю два, выход которого

„.SU, 1140179 и первый выход первого счетчика являются одними из выходов устройства, одним из входов которого является второй вход анализатора сигналов, отличающееся тем, что, с целью повышения надежности устройства, в него введены D-триггер, группа сумматоров по модулю два, второй счетчик и третий счетчик, один из выходов которого подключен к третьему входу анализатора сигналов, причем второй и третий выходы первого счетчика подключены к входам D-триггера, одним из входов сумматоров по модулю два группы и первому входу второго счетчика, выходы которого соединены с другими входами мультиплексора и входами дешифратора, один из выходов которого соединен с вторым входом второго счетчика и входом третьего счетчика, выходы которого подключены соответственно к другим входам сумматоров по модулю два группы и первому входу сумматора по модулю два, второй вход которого соединен с выходом мультиплексора, причем выходы D-триггера и сумматоров по модулю два являются другими, выходами устройства.

1140179

Изобретение относится к вычислительной технике, в частности к запоминающим устройствам, и может быть использовано для функционального контроля как отдельных корпусов микросхем оперативных запоминающих устройств (ОЗУ), так и построенных на их основе массивов полупроводниковых ОЗУ произвольной емкости и организации.

Известно устройство для контроля оперативной памяти, содержащее генератор синхроимпульсов, подключенный к двоичному счетчику и сигнатурному анализатору (1)

Недостатком этого устройства является невысокая достоверность контроля.

Наиболее близким к предлагаемому является устройство для контроля полупроводниковой памяти, содержащее генератор тактовых импульсов, дешифратор, анализатор сигналов, сумматор по модулю два, мультиплексор и счетчик импульсов, одни из входов которого подключены соответственно к входам дешифратора, одним из входов мультиплексора, входам сумматора по модулю два и первому входу анализатора сигналов, второй вход которого и вход счетчика импульсов соединены с выходом генератора тактовых импульсов, причем выходы дешифратора, мультиплексора и сумматора по модулю два являются одними из выходов устройства, входом которого является третий вход анализатора сигналов, элемент И-НЕ и элемент

И, первый вход которого и входы элемента

И-HE подключены соответственно к другим выходам счетчика, выход элемента И соединен с другим входом мультиплексора, второй вход — с выходом элемента И-НЕ, а первый вход элемента И соединен с другим выходом устройства (2).

Недостатком этого устройства также является невысокая достоверность контроля информации, так как в процессе контроля создается незначительное количество вариантов распределения информации по обьему ОЗУ. Это снижает надежность устройства.

Цель изобретения — повышение надежности устройства.

Поставленная цель достигается тем, что в устройство для контроля оперативной памяти, содержащее генератор синхроимпульсов, выход которого подключен к первому входу анализатора сигналов и входу neðâîãî счетчика, выходы первой группы которого соединены с одними из входов мультиплексора, дешифратор и сумматор по модулю два, выход которого и первый выход первого счетчика являются одними из выходов устройства, одним из входов которого является второй вход анализатора сигналов, введены

D-триггер, группа сумматоров по . модулю два, второй счетчик и третий счетчик, один

Устройство работает следующим образом.

Синхросигналы с генератора 1 запускают счетчик 2, работающий в режиме непрерывного пересчета. Так как информация в Dтриггер 3 записывается по переднему фронту на его синхровходе, то выходной сигнал

D-триггера 3 представляет собой сдвинутый на один такт синхросигнала выходной сигнал первого разряда счетчика 2 и используется в качестве сигнала разрешения выборки контролируемого блока 7. Выходы следующих logäN разрядов счетчика 2 через группу

40 двухвходовых сумматоров 4 по модулю два управляют адресными входами блока 7 (где

N — число адресов в блоке 7). При нулевом сигнале на выходе одного разряда на адресные входы блока 7 поступают прямые

45 сигналы с выходов 2 — (2+ logqN — 1) -го разрядов счетчика 2, при единичном — инверсные. Поэтому в первую половину теста осуществляется перебор адреса в прямом направлении (от адреса «О» до адреса «N—

50 — 1»), а во вторую половину — в обратном (от адреса «N — 1» до адреса «О») . Следовательно, на блок 7 поступают чередующиеся наборы операций записи по всем адресам и чтения по всем адресам. После двух таких проходов адресного пространства (один про55

25 из выходов которого подключен к третьему входу анализатора сигналов, причем второй и третий выходы первого счетчика подключены к входам D-триггера, одним из входов сумматоров по модулю два группы и первому входу второго счетчика, выходы которого соединены с другими входами мультиплексора и входами дешифратора, один из выходов которого соединен с вторым входом второго счетчика и входом третьего счетчика, выходы которого подключены соответственно к другим входам сумматоров по модулю два группы и первому входу сумматора по модулю два, второй вход которого соединен с выходом мультиплексора, причем выходы

D-триггера и сумматоров по модулю два являются другими выходами устройства.

На чертеже представлена структурная схема устройства для контроля оперативной памяти.

Устройство содержит генератор 1 синхроимпульсов, первый счетчик 2,. D-триггер 3, группу сумматоров 4 по модулю два, сумматор 5 по модулю два, мультиплексор 6.

Устройство подключается к блоку 7 контролируемой оперативной памяти.

Устройство также содержит второй счетчик 8, дешифратор 9, третий счетчик 10 и анализатор 11 сигналов, выполненный в виде сигнатурного анализатора. ход теста) происходит смена входных данных блока 7. Это вызывается изменением состояния счетчика 8 по заднему фронту сигнала с выхода (2+ logqN) -го разряда

1140179

Составитель В. Рудаков

Техред И. Верес Корректор О. Луговая

Тир аж 584 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и от крытий! 13035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5

Филиал ППП «Патент», г. Ужгород, ул. Проектная, 4

Редактор Л. Алексеенко

Заказ 65!41 счетчика 2 и, как следствие, подключением мультиплексора 6 через сумматор 5 по моду лю два новой информации на вход данных блока 7. Так как сумматор 5 по модулю два управляется нулевым разрядом счетчика 10, то при прямом перебросе адресов в начале информация поступает на вход данных в фазе 01, а затем — в фазе 10.

Соответственно и при обратном переборе вначале идет фаза 01, затем — 10. Число проходов теста для каждой комбинации фаз адресов и данных составляет 1одаМ+1 (начиная с прохода при шаге 1 и кончая проходом при шаге 21одаМ). В качестве данных, изменяющихся с соответствующим шагом, используются 2 — (2+ logqN) -е разряды счетчика 2, поступающие на входы мультиплексора 6. По достижении счетчиком 8 состояния 1одХ+1 (на единицу большего требуемого по данному тесту числа проходов— отсчет идет от нулевого состояния) на (logqN+ 1) -м выходе дешифратора 9 появляется отрицательный импульс, вызывающий гашение счетчика 8 и изменение состояния счетчика 10, т. е. смену фазы данных или данных и адресов. При новых фазах данных или адресов и .данных вновь осуществляется (1ода N+ 1) -й проход теста и т. д. Так как выход первого разряда счетчика 10 является сигналом Старт-стоп для анализатора 11, регистрирующего информацию на выходе блока 7, то последняя проверяется при всех возможных комбинациях шагов данных и фаз данных и адресов, причем регистрация осуществляется по каждому синхроимпульсу генератора 1.

При контроле многоразрядного блока 7 оперативной памяти мультиплексор 6 и сумматор 5 по модулю два дополняются еще

К вЂ” 1 мультиплексором и К вЂ” 1 двухвходовым сумматором по модулю два (К вЂ” число входов данных блока 7) .

Технико-экономическое преимущество предлагаемого устройства по сравнению с прототипом заключается в его повышенной надежности.