Устройство для преобразования кодов

 

УСТРОЙСТВО ДНЯ ПРЕОБРАЗОВАНИЯ КОДОВ, содержащее последовательно соединенные дешифратор и шифратор, а также регистр, блок сравнения, коммутатор , блок контроля по четности, генератор импульсов и элемент ИЛИ, причем информационные входы регистра являются информационньми входами устройства, отличающееся тем, что, с целью повышения достоверности преобразования кодов, в него введены последовательно соединенные первьй дополнительный дешифратор, первый дополнительный элемент ИЛИ, первый элемент НЕ и первый элемент И, последовательно соединенные второй дополнительный дешифратор, второй дополнительньй элемент ИЛИ и второй элемент И, последовательно соединенные третий дополнительный дешифратор, первый триггер, третий элемент И, третий дополнительный элемент ИЛИ, второй триггер, формирователь импульсов , первый блок задержки, четвертый элемент И и третий триггер, последовательно соединенные четвертый элемен г ИЛИ и четвертый триггер,: последовательно соединенные пятый .. элемент ИЛИ и пятый триггер, последовательно соединенные шестой элемент ИЛИ и шестой триггер, а также второй блок задержки, второй элемент НЕ и пятый элемент И, при этом выходы регистра подсоединены к объединенным соответствующим входам дешифратора, первого и второго допЪлнительных дешифраторов и блока контроля по четности, выход которого подсоединен к единичному входу второго триггера, выходы шифратора через коммутатор и первый элемент ИЛИ подсоединены к соответствующим входам третьего дополнительного дешифратора , выходы сигнала Русский, сигнала Цифра и сигнала Латинский третьего дополнительного дешифратора подсоединены соответственно к единичным входам четвертого, пятого и шестого триггеров, а выходы сигнала Русский и сигнала Цифра, выходы сигнала Русский и сигнала Латинский и выходы сигнала Цифра и сигнала Латинский третьего дополнительного дешифратора подсоеСАЭ динены соответственно к входам четвертого , пятого и шестого элементов ИЛИ, прямые выходы четвертого, пяСО ОО того и шестого триггеров подсоединены соответственно к первому, второму и третьему входам блока сравнения, выход которого подсоединен к второму входу четвертого элемента И, выход третьего дополнительного элемента ИЛИ подсоединен к сбросовому входу регистра и нулевому входу первого триггера, прямой выход которого подсоединен к дополнительному входу дешифратора, выход сигнала Пробел первого дополнительного дешифратора подсоединен через второй элемент НЕ к второму входу второго элемен

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

ЗСФСР Н 04 L 3/02

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3622493/18-09 (22) 12.07.83 (46) 23. 12.84,Бюл. ¹ 47 (72) Л..В.Друзь (53) 621.392.14(088.8) (56) 1. Авторское свидетельство СССР № 480075, кл. G 06 F 5/00, 1972.

2. Авторское свидетельство СССР № 840877, кл. G 06 F 5/00, 1979 (прототип). (54) (57) УСТРОЙСТВО ДЛЯ ПРЕОБРАЗОВАНИЯ КОДОВ, содержащее последовательно соединенные дешифратор и шифратор, а также регистр, блок сравнения, ком мутатор, блок контроля по четности, генератор импульсов и элемент ИЛИ, причем информационные входы регистра являются информационными входами устройства, о т л и ч а ю щ е е с я тем, что, с целью повьппения достоверности преобразования кодов, в него введены последовательно соединенные первый дополнительный дешифратор, первый дополнительный элемент ИЛИ, первый элемент НЕ и первый элемент И, последовательно соединенные второй дополнительный дешифратор, второй дополнительный элемент ИЛИ и второй элемент И, последовательно соединенные третий дополнительный дешифратор, первый триггер, третий элемент И, третий дополнительный элемент ИЛИ; второй триггер, формирователь импульсов, первый блок задержки, четвертый элемент И и третий триггер, последовательно соединенные четвертый элемен}г ИПИ и четвертый триггер,: последовательно соединенные пятый .. элемент ИЛИ и пятый триггер, последовательно соединенные шестой эле.„80.„1131033 А мент ИЛИ и шестои триггер, а также второй блок задержки, второй элемент НЕ и пятый элемент И, при этом выходы регистра подсоединены к объединенным соответствующим входам дешифратора, первого и второго допЬлнительных дешифраторов и блока контроля по четности, выход которого подсоединен к единичному входу второго триггера, выходы шифратора через коммутатор и первый элемент ИЛИ подсоединены к соответствующим входам третьего дополнительного дешифратора, выходы сигнала "Русский."., сигнала "Цифра" и сигнала "Латинский" третьего дополнительного дешифратора подсоединены соответственно к единичным входам четвертого, пятого и шестого триггеров, а выходы сигнала "Русский" и сигнала "Цифра", выхо- ды сигнала "Русский" и сигнала "Ла тинский" и выходы сигнала "Цнфра" и сигнала "Латинский" третьего дополнительного дешифратора подсоединены соответственно к входам четвертого, пятого и шестого элементов

ИЛИ, прямые выходы четвертого, пятого и шестого триггеров подсоединены соответственно к первому, второму и третьему входам блока сравнения, выход которого подсоединен к второму входу четвертого элемента И, выход третьего дополнительного элемента

ИЛИ подсоединен к сбросовому входу регистра и нулевому входу первого триггера, прямой выход которого подсоединен к дополнительному входу дешифратора, выход сигнала Пробел" первого дополнительного дешифратора подсоединен через второй элемент

НЕ к второму входу второго элемен1131033 та И, а выход первого дополнительно" го элемента ИЛИ подсоединен к второму входу второго дополнительного элемента ИЛИ, выходы сигнала "Русский" и сигнала "Латинский" второго дополнительного дешифратора подсоединены соответственно к второму входу первого элемента И и четвертому входу блока сравнения, пятый и шестой входы которого подключены соответственно к вьгходам первого и второго элементов И, выход генератора импульсов подсоединен к второму входу третьего

Изобретение относится к технике передачи данных и может быть использовано в преобразователях данных.

Известно устройство для преобразования кодов, содержащее последова- 5 тельно соединенные дешифратор кодовых комбинаций и шифратор буквенных комбинаций, последовательно соединенные блок управления, блок анализа регистрового признака и шифратор цифровых комбинаций, второй вход которого подключен к выходу дешифратора кодовых комбинаций, второй выход которого подсоединен к второму входу блока управления, второй и

1третий выходы блока управления подсоединены соответственно к вторым входам шифратора буквенных комбинаций и шифратора цифровых комбинаций (1 3.

Недостатком данного устройства для преобразования кодов является низкая достоверность преобразования кодов.

Наиболее близким техническим реше- 25 нием к изобретению является устройство для преобразования кодов, содержащее последовательно соединен" ные дешифратор и шифратор, а также регистр, блок сравнения, коммутатор, 30 блок контроля по четности, генератор импульсов и элемент ИЛИ, причем информационные входы регистра являются информационными входами устройства, выход шифратора через блок контроля по четности и реверсивный счетчик подсоединен к инфорэлемента И и первому входу пятого элемента И, второй вход которого подключен к инверсному выходу первого триггера, а выход пятого элемента И подсоединен к второму входу третьего дополнительного элемента

ИЛИ, выход первого блока задержки подсоединен через второй блок задержки к управляющему входу коммутатора, причем выходы первого элемента ИЛИ и выход пятого элемента И являются соответственно информационными и управляющим выходами устройства.

2 мационному входу блока формирования ошибки, выход которого подсоединен к объединенным управляющим входам. коммутатора и дешифратора, первый и второй входы блока сравнения подсоединены соответственно к информационным входам и выходу регистра, первый и второй выходы блока сравнения подсоединены к первому и второму дополнительным управляющим входам коммутатора, первый, второй и третий тактовые входы которого подключены к соответствующим выходам генератора импульсов, дополнительный выход которого подсоединен к тактовому входу реверсивного счетчика, второй управляющий вход которого подключен к выходу элемента ИЛИ, первый вход которого подключен к второму выходу дешифратора, первый выход коммутатора подсоединен к объединенным входам "Символ" шифратора и блока формирования ошибки, второй выход коммутатора подсоединен к второму входу элемента ИЛИ, управляющему входу регистра и входу

"Регистр" шифратора, а информационные входы регистра подключены к соответствующим информационным входам дешифратора, причем выход шифратора и третий выход коммутатора. являются соответственно информационным и управляющими выходами устройства 2 3.

Недостатком известного устройства для преобразования кодов является низкая достоверность преобразова3 11 ния кодов вследствие отсутствия анализа входного кода для выявления символов Ш,Щ,З,Ю,Ч и ПРОБЕЛ.

Цель изобретения — повышение досто верности преобразования кодов.

Цель достигается тем, что в устройство для преобразования кодов, содержащее последовательно соединенные дешифратор и шифратор, а также регистр, блок сравнения, коммутатор, блок контроля по четности, генератор импульсов и элемент

ИЛИ, причем информационные входы . регистра являются информационными входами устройства, введены последовательно соединенные, первый дополнительный дешифратор, первый дополнительный элемент ИЛИ, первый элемент НЕ и первый элемент И, последовательно соединенные второй дополнительный дешифратор, второй дополнительный элемент ИЛИ и второй элемент И, последовательно соединенные третий дополнительный дешифратор, первый триггер, третий элемент И, третий дополнительный элемент ИЛИ, второй триггер, формирователь импульсов, первый блок задержки, четвертый элемент И и третий триггер, последовательно соединенные четвертый элемент ИЛИ и четвертый триггер, последовательно соединенные пятый элемент ИЛИ и пятый триггер, последовательно

:соединенные шестой элемент ИЛИ и

;шестой триггер, а также второй блок задержки, второй элемент НЕ и пятый элемент И, при этом выходы регистра подсоединены к объединенным соответствующим входам дешифратора, первого и второго дополнительных дешифраторов и блока контроля по четности, выход которого подсоединен к единичному входу второго триггера, выходы шифратора через коммутатор и первый элемент ИЛИ подсоединены к соответствующим входам третьего дополнительного дешифратора, выходы сигнала "Русский", сигнала "Цифра" и сигнала "Латинский" третьего дополнительного дешифратора подсоединены соответственно к единичным входам четвертого, пятого и шестого триг- ° геров, а выходы сигнала "Русский" .и сигнала "Цифра", выходы сигнала.

"Русский" и сигнала "Латинский" и выходы сигнала "Цифра" и сигнала .

"Латинский" третьего дополнительного дешифратора подсоединены соот31033 4 ветственно к входам четвертого, пятого и шестого элементов ИЛИ, прямые выходы четвертого, пятого и шестого триггеров подсоединены соответственно к первому, второму и третьему входам блока сравнения, выход которого подсоединен к второму входу четвертого элемента И, выход третьего дополнительного элемента ИЛИ подсоединен к сбросовому входу регистра и нулевому входу первого триггера, прямой выход ко торого подсоединен к дополнительному входу дешифратора, выход сигнала "Пробел" первого дополнитель-. ного дешифратора подсоединен через второй элемент НЕ к второму входу второго элемента И, а выход первого дополнительного элемента ИЛИ подсоединен к второму входу второго дополнительного элемента ИЛИ, выходы сигнала "Русский" и сигнала

"Латинский" второго дополнительного дешифратора подсоединены соответственно к второму входу первого элемента И и четвертому входу блока сравнения, пятый и шестой входы ко- . торого подключены соответственно к выходам первсго и второго элемен30 тов И, выход генератора импульсов подсоединен к второму входу третьего элемента И и первому входу пятого элемента И, второй вход которого подключен к инверсному выходу первого триггера, а выход пятого элемента И подсоединен к второму входу третьего дополнительного элемента ИЛИ, выход первого блока задержки подсоединен через второй блок задержки к управляющему входу ком40 мутатора, причем выходы первого элемента ИЛИ и.выход пятого элемента И являются соответственно информационными и управляющим:выходами уст- ройства.

На чертеже приведена структурная электрическая схема устройства для преобразования кодов.

Устройство для преобразования кодов содержит регистр 1, блок 2 конт.— роля по четности, дешифратор 3, первый дополнительный дешифратор 4, вто-, рой дополнительный дешифратор 5, шифратор 6, второй триггер 7, формирователь 8 импульсов, первый

55 блок 9 задержки, второй блок 10 задержки, коммутатор 11, первый элемент ИЛИ 12, третий дополнительный дешифратор 13, первый дополнитель033 6

1131

5 ный элемент ИЛИ 14, первый элемент ИЕ 15, первый элемент И 16, второй дополнительный элемент ИЛИ 17, второй. элемент НЕ 18, второй элемент И 19, первый триггер 20, третий дополнительный элемент ИЛИ 2 1, четвертый элемент ИЛИ 22, пятый элемент ИЛИ 23, шестой элемент ИЛИ 24, третий триггер 25, четвертый триггер 26, пятый триггер 27, шестой триггер 28, блок 29 сравнения, третий элемент И 30, четвертый элемент И 31, пятый элемент И 32, генератор 33 импульсов.

Устройство для преобразования кодов работает следующим образом.

В исходном состоянии регистр 1, первый триггер 20, второй триггер 7, третий триггер 25, четвертый,. пятый и шестой триггеры 26-28 об20 нулены.

Первый триггер 20 подготавливает к открыванию пятый элемент И 32. При включении генератора 33 импульсов пер. вый его импульс открывает пятый элемент И 32 и выдает по управляющему выходу устройства для преобразования кодов сигнал запроса информации во внешнее устройство и через третий дополнительный элемент ИЛИ 21 под-, тверждает нулевое состояние регист- О ра 1 второго триггера 7 и третьего триггера 25. По запросу информации в регистр 1 поступает код символа в безрегистровом коде (например,по

ГОСТ 13052-74). Этот код удерживает". 55 ся внешним устройством на входах регистра 1 до выдачи следующего .импульса запроса информации. С выходов регистра 1 этот код подается на входы блока 2 контроля по четности 4О и входы дешифратора 3 и первого и второго дополнительных дешифраторов 4 и 5. В блоке 2 контроля по четности комбинация входного символа проверяется по четности и при пра- 45 вильной четности сигналом с выхода блока 2 контроля по четности, вто. рой триггер 7 устанавливаетая в единичное состояние. Дешифратор 3 при нулевом состоянии третьего триг- 5О гера 25, т.е. при нулевом значении мла4шего разряда адреса, выбирает

as шифратора 6 код регистрового признака, который подается с выходов шифратора 6 на входы коммутатора 11.. 55

Первый дополнительный дешифратор 4 анализирует входной, код для выявления символов Ш,Щ,Ч,Э,10,ПРОБЕЛ.Второй дополнительный дешифратор 5 анализирует входной код по значениям его разрядов, определяющих регистровую принадлежность преобразуемого символа, и формирует соответствующий сигнал "Русский", "Цифра", "Латинский" на выходах "Русский", "Циф.ра" и "Латинский". Если преобразуемый символ не является символом из группы Ш,Щ,Ч,Э,Ю,ПРОБЕЛ, то на выходах первого дополнительного дешифратора

4 и первого дополнительного элемента ИЛИ 14 сигналы не формируются, первый элемент НЕ 15 и второй элемент НЕ 18 остаются открытыми и подготавливают к открыванию первый элемент И 16 и второй элемент И 19.

При этом с выходов второго дополнительного дешифратора 5 сигнал "Русский" через первый элемент И 16 или сигнал "Цифра" через второй дополнительный элемент ИЛИ 17 и второй элемент И 19, или сигнал "Латинский" непосредственно подаются в блок 29 сравнения.

При срабатывании второго триггера 7 потенциальный сигнал с его прямого выхода преобразуется формирователем 8 импульсов в импульс, который через первый блок 9 задержки подается на четвертый элемент И 31 для считывания из блока 29 сравнения сигнала результата сравнения регистровых признаков предыдущего и последующего символов преобразуемого кода. Первый и второй блоки 9 и 10 задержки, учитывают время переходных процессов сигнала при преобразовании. кода.

Так как четвертый, пятый и шестой триггеры 26-28 находятся в нулевом состоянии, то блок 29 сравнения не выдает сигнал совпадения на вход четвертого элемента И 31, а третий триггер 35 остается в нулевом состоянии. Далее импульс, с выхода первого блока 9 задержки через второй блок 10 задержки подается на управляющий вход коммутатора 11 и осуществляет считывание кода регистрового признака на входы первого элемента

ИЛИ 12. С выходов первого элемента

ИЛИ 12 этот код поступает на информационные выходы устройства для преобразования кодов и на входы третьего дополнительного дешифратора 13.

В третьем дополнительном дешифраторе 13 сигнал на одном из выходов, подключенных к .первому тригге7 11310 ру 20, определяет соответственно вывод из выходов, подключенных к первому триггеру 20, определяет соответственно вывод из шифратора 6 кода регистрового признака или символа, а выходы "Русский", "Цифра" и

"Латинский" формируют сигналы

"Русский", "Цифра", "Латинский" в случае вывода кода соответствующего регистрового признака. Таким образом, при выводе регистрового признака в третьем дополнительном дешифраторе 13 формируется сигнал на выходе, подсоединенном к единичному входу первого триггера 20. При этом в единичное состояние устанавливается первый триггер 20, который закры."ает пятый элемент И 32 и подготавливает к открыванию третий элемент И 30. Кроме того, сигнал на одном из выходов "Русский", "Цифра" и "Латинский" третьего дополнительного дешифратора 13 устанавливает в единичное состояние соответствующий четвертый, пятый или шестой

25 триггер 26-28 и обнуляет через соответствующие четвертый, пятый, шестой элементы ИЛИ 22-24 два из трех: четвертый, пятый и шестой триггеры 26-28. Следующий импульс с выхода генератора 33 импульсов через третий З0 элемент И 30 и третий дополнительный элемент ИЛИ 21 обнуляет второй триггер 7, третий триггер 25 и регистр 1. По окончании действия этого импульса в регистре 1 вновь вос- З5 станавливается код входного символа, поступившего в предыдущем цикле, так как внешнее устройство удерживает этот код на входах регистра 1 до поступления следующего сигнала запро- 40 са информации, и описанный процесс повторяется. При этом на входах блока 29 сравнения совпадают сигналы, соответствующие регистровым признакам, вследствие чего, с его выхода 4> через четвертый элемент И 31 считывается сигнал совпадения, который устанавливает третий триггер 25 в единичное состояние. В этом случае шифратор б формирует символ в преобразованном коде, который считывается с выходов шифратора б через коммутатор 11 на соответствуницие входы первого элемента ИПИ 12.

При выводе с выходов первого элемен- 5> та ИЛИ 12 символа в преобразованном коде в третьем дополнительном дешиф : раторе 13 формируется сыграл, при

33 8 котором первый триггер 20 устанавливается в нулевое положение, третий элемент И 30 закрывается, пятый элемент И 32 подготавливается к открыванию. В следующем цикле импульс генератора 33 импульсов через пятый элемент И 32 вновь выдает сигнал запроса во внешнее устройство, которое сбрасывает предыдущий код символа с входов регистра 1 и подает на эти входы код следующего символа, описанный процесс повторяется. Если регистровый признак следующего поступившего символа, определяемый вторым дополнительным дешифратором 5, совпадает с регистровым признаком предыдущего символа, хра" нящимся в четвертом триггере 26, пятом триггере 27 или шестом триггере 28, блок 29 сравнения вьщает сигнал совпадения и из шифратора 6 считывается только символ преобразованного кода без кода регистрового признака. Если указанные регистровые признаки не совпадают, то сначала в одном цикле входной код преобразуется в код регистрового признака, а затем во втором цикле — в код сим. вола преобразованного кода.

В случае, если входной символ является одним из символов Щ,Щ,Ч,Э,Ю на соответствующем выходе первого дополнительного дешифратора 4 формируется сигнал, который через элемент ИЛИ 14 и первый элемент НЕ 15 закрывает первый элемент И 16. При этом блокируется выход "Русский" второго дополнительного дешифратора 5, а через второй дополнительный элемент ИЛИ 17 и второй элемент

И 19 на шестой вход блока 29 сравнения поступает сигнал "Цифра".

Это соответствует принадлежности символов Ш,Щ,Ч,3,i0 цифровому регистру в преобразованном коде.

Если перед этими символами следования русские символы, то произойдет смена регистровых признаков "Русский" на "Цифра",выводимых из устройства, и указанные символы будут правильно декодированы в преобразованных кОдах. В случае, когда входной символ является символом ПРОБЕЛ, принадлежащий цифровому регистру, на выходе "Пробел" нервого дополнительного дешифратора 4 формируется . сигнал, который закрывает через вто рой элемент НЕ 18 второй элемент

И 19 и блокирует выход "Цифра" вто9 рого дополнительного дешифратора 5.

При этом дешифратор 3 считывает из шифратора 6 код символа ПРОБЕЛ и через коммутатор 11;и первый элемент ИЛИ 12 выдает его на информа" ционные выходы устройства для преобразования кодов.

Таким образом, предложенное устройство для преобразования кодов позволяет автоматически преобразовывать символы, заданные в безрегистровых кодах, в многорегистровые коды с формированием соответствую131033

I0 щих кодов региСтровых признаков и символов, выявляет символы, регистровые признаки которых в исходных кодах и преобразованных кодах различны, и соответствующим образом корректирует коды регистровых признаков этих символов, что повышает достоверность преобразования и последующей дешифрации информации.

10 Для текстов, в которых использование символов Ш,Щ,Ч,Э,Ю,ПРОБЕЛ составляет 20-307, количество ошибок в декодировании соответственно снижается на 20-30 .

ВНИИПИ Заказ,9628/44 Тираж 634 Подписное

Филиал ППП "Патент", г. Уагород, ул.Проектная,4