Устройство для цикловой синхронизации порогового декодера
УСТРОЙСТВО ЦИКЛОВОЙ СИНХРОНИЗАЦИИ ПОРОГОВОГО ДЕКОДЕРА, содержащее последовательно соединенные формирователь тактовых импульсов, коммутатор, формирователь проверочной последовательности, формирователь синдромной последовательности, элемент совпадения -и первый счетчик импульсо, а также второй счетчик импульсов, причем второй выход коммутатора подсоединен к другому входу формирователя синдромной последовательности , а второй вход и первый выход коммутатора являются соответственно входом и выходом устройства, отличающееся тем, что, с целью уменьшения времени вхождения в синхронизм и повьипения помехоустойчивости , в устройство введены последовательно соединенные третий счетчик импульсов и первый элемент ИЛИ-НЕ, а также второй элемент ИЛИ-НЕ и сумматоры по модулю два, при этом выход второго элемента ИЛИ-НЕ подсоединен к второму входу первого элемента ИЛИ-НЕ и третьему входу коммутатора, первые входы сумматора по модулю два подключены к соответствукяцим выходам первого счетчика импульсов, вторые входы сумматоров по модули два подключены к соответствующим выходам третьего счетчика импульсов, а выходы сумматоров по модулю два подсое§ динены к входам второго элемента ИЛИ-НЕ, выход первого элемента ШШ-НЕ подсоединен к второму входу первого счетчика импульсов и к объединенным входам второго счетчика импульсов и третьего счетчика импульсов, второй вход которого подключен к выходу второго счетчика импульсов, дополнительный выход формирователя тактовых импульсов подсоединен к объединенным вторым входам элемента совпадения и BTOiporo счетчика импульсов, а другой вход формирователя проверочной последовательности подключен к выходу формирователя тактовых импульсов.
ае аи
СООЭ СОВЕТСКИХ
СОЦИАЛИСТИЧЕСНИХ
РЕСПУБЛИК рр Н 04 Ь 7/08
ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР
ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И OTHPbffHA
ОПИСАНИЕ ИЗОБРЕТЕНИЯ
Н CBTOICNOVIV CBMEETEIIBCTBV (21) 3596154/18-09 (22) 26.05.83 (46) 15.11.84. Бюл. У 42 (72) О.Д. Купеев и А.И. Королев (71) Минский радиотехнический институт (53) 621.394.662(088.8) (56) 1. Авторское свидетельство СССР
Ф 496690, кл. Н 04 L 7/08, 1970.
2. Авторское свидетельство СССР
Ф 1008921, кл. Н 04 L 7/08, 1981 (прототип). (54)(57) УСТРОЙСТВО ЦИКЛОВОЙ СИНХРОНИЗАЦИИ ПОРОГОВОГО ДЕКОДЕРА, содержащее последовательно соединенные формирователь тактовых импульсов, коммутатор, формирователь проверочной последовательности, формирователь синдромной последовательности, элемент совпадения .и первый счетчик импульсо", а также второй счетчик импульсов, причем второй выход коммутатора подсоединен к другому входу формирователя синдромной последовательности, а второй вход и первый выход коммутатора являются соответственно входом и выходом устройства, о т л и ч а ю щ е е с я тем, что, с целью уменьшения времени вхождения в синхронизм и повышения помехоустойчивости, в устройство введены последовательно соединенные третий счетчик импульсов и первый элемент ИЛИ-НЕ, а .такке второй элемент ИЛИ-НЕ и сумматоры по модулю два, при.этом выход второго элемента ИЛИ-НЕ подсоединен к второму входу первого элемента
ИЛИ-НЕ и третьему входу коммутатора, первые входы сумматора по модулю два подключены к соответствукицим выходам первого счетчика импульсов, вторые входы сумматоров по модулк1 два подключены к соответствующим выходам третьего счетчика импульсов, а выходы сумматоров по модулю два подсоединены к входам второго элемента
ИЛИ-НЕ, выход первого элемента ИЛИ-НЕ подсоединен к второму входу первого счетчика импульсов и к объединенным входам второго счетчика импульсов и третьего счетчика импульсов, второй вход которого подключен к выходу второго счетчика импульсов, дополнительный выход формирователя так товых импульсов подсоединен к объединенным вторым входам элемента совпадения и второго счетчика импульФ сов, а другой вход формирователя проверочной последовательности подключен к выходу формирователя такто вых импульсов.
1124441
Изобретение относится к электросвязи и может быть использовано гля цикловой синхронизации в системах передачи данных и в цифровом радио и телевизионном вещании при исполь- 5 зовании сверхточного кодирования и порогового декодирования информационных сигналов.
Известно устройство цикловой синхронизации, содержащее последовательно соединенные запрещающий блок, коммутатор, ключи, блок для обнаружения ошибок и блок для исправления ошибок, последовательно соединенные формирователь тактовых импульсов, 15 счетчик объема выборки, формирователь импульсов установки нуля, элемент ИЛИ, пороговый счетчик.,:триггер и формирователь запрещающих импульсов, выход которого подсоединен к входу запрещающего блока, другой вход которого подключен к выходу формирователя тактовых импульсов, другой вход порогового счетчика подключен к второму выходу блока для 25 обнаружения ошибок, а второй вход триггера подсоединен к выходу элемента ИЛИ (11 .
Недостатком такого устройства цикловой синхронизации является большое время вхождения в синхронизм.
Наиболее близким к предложенному по техническому решению является устройство цикловой синхронизации, содержащее последовательно соединенные 35 формирователь тактовых импульсов, коммутатор, формирователь проверочной последовательности, формирователь синдромной последовательности, элемент совпадения и первый счетчик 40 импульсов, а также второй счетчик импульсов, причем второй выход коммутатора. подсоединен к другому входу формирователя синдромной последовательности, а второй вход и первый 45 выход коммутатора являются соответст венно входом и выходом устройства, выход первого счетчика импульсов через формирователь запрещающих сигналов подсоединен к третьему входу 50 .коммутатора, выход второго счетчика импульсов подсоединен к установочному входу счетного триггера и к объединенным вторым входам первого счетчика импульсов и формирователя 55 запрещающих сигналов, прямой выход счетного триггера через дополнительный элемент совпадения и формирователь време.
Недостатком известного устройства цикловой синхронизации является большое время вхождения в синхронизм.
Цель изобретения — уменьшение времени вхождения в еинхронизм и повышение помехоустойчивости.
Поставленная цель достигается тем, что в устройство цикловой синхронизации порогового декодера, содержащее последовательно соединенные формирователь тактовых импульсов, коммутатор, формирователь проверочной последовательности, формирователь синдромной последовательности, элемент совпадения и первый счетчик импульсов, а также второй счетчик импульсов, причем второй выход коммутатора подсоединен к другому входу формирователя синдромной последовательности, а второй вход и первый выход коммутатора являются соответственно входом и выходом устройства, введены последовательно соединенные третий счетчик импульсов и первый элемент ИЛИ-НЕ, а также второй элемент ИЛИ-HE и сумматоры по модулю два, при этом выход второго элемен— та ИЛИ-НЕ подсоединен к второму входу первого элемента ИЛИ-НЕ и третьему входу коммутатора, первые входы сумматоров по модулю два подключены к соответствующим выходам первого счетчика импульсов, вторые входы сумматоров по модулю два подключены к соответствующим выходам третьего счетчика импульсов, а выходы сумматоров по модулю два подсоединены к входам второго элемента ИЛИ-НЕ, выход первого элеменга ИЛИ-НЕ подсоединен к второму входу первого счетчика импульсов и к объединенным вхоI дам второго счетчика импульсов и третьего счетчика импульсов, второй вход которого подключен к выходу второго счетчика импульсов, дополнительный выход формирователя тактовых импульсов подсоединен к объединенным вторым входам элемента совпадения и второго счетчика импульсов, а другой вход формирователя проверочной последовательности подключен к
112444 выходу формирователя тактовых импульсов.
Ча чертеже представлена структурная электрическая схема устройства . цикловой синхронизации порогового 5 декодера.
Устройство цикловой синхронизации порогового декодера содержит коммутатор 1, формирователь 2 проверочной последовательности, формирова- 10 тель 3 синдромной последовательности, элемент 4 совпадения, первый 5, второй 6, третий 7 счетчики импульсов, сумматоры 8-10 по модулю два, первый 11 и второй 12 элемент ИЛИ-НЕ 15 и формирователь 13 тактовых импульсов.
Устройство цикловой синхронизации порогового декодера работает следую" щим образом. 2Q
Входная кодовая последовательность в коммутаторе 1 разделяется на информационную и проверочную последовательности. Символы информа ционной последовательности рдновременно поступают на вход формирователя 2 проверочной .последовательности, где из принятых информационных символов формируется проверочная последовательность, которая поступает на вход формирователя 3 синдромной последовательности, на другой вход которого с коммутатора 1 поступает входная проверочная последовательность. На выходе формирователя 3 35 синдромной последовательности производится формирование синдромной последовательности (СП). При наличии цикловой синхронизации ветвей коммутатора 1 и при отсутствии ошибок 40 в информационной и проверочной последовательностях формируется нулевая .СП, а при наличии ошибок или отсутствии цикловой синхронизации формируется ненулевая СП. Однако струк- 45 тура ненулевых символов в том и в другом случаях имеет раэный характер: при наличии только ошибок структура ненулевых символов соответствует структуре используемых порождающих 50 полиномов, а при отсутствии цикловой синхронизации структура ненулевых символов СП носит случайный характер, а количество их больше, чем при наличии ошибок. 55
Сформированная СП через элемент
4 совпадения поступает на вход первого счетчика 5 импульсов.
При большом числе ненулевых символов СП приводит к быстрому заполнению первого счетчика 5 импульсов, потому что скорость нарастания двоичного кода в первом счетчике 5 импульсов оказывается значительно больше скорости нарастания двоичного кода порога в третьем счетчике
7 импульсов. В результате этого в какой-то момент времени происходит сравнение этих двоичных кодов, и на всех выходах сумматоров 8-10 по модулю два появляются логические нули (низкий потенциал), обеспечивающие формирование на выходе первого элемента ИЛИ-НЕ 11 сигнала "1", по которому происходит сдвиг ветвей коммутатора 1 на один разряд и через второй элемент ИЛИ-НЕ !2 сброс первого счетчика 5 импульсов и второго счетчика 6 импульсов в состояние !О", а также установка третьего счетчика
7 импульсов в состояние, соответствующее начальному значению величины порога, Указанные операции повторяются до тех пор, пока не осуществится правильное распределение ветвей коммутатора 1. В этом случае число ненулевых символов СП резко уменьшается (до величины ненулевых символов исправляемых ошибок), и заполнение первого счетчика импульсов 5 осуществляется со скоростью, значительно меньшей, чем скорость заполнения третьего счетчика 7 импульсов, в результате чего не достигается равенство двоичных кодов и не осуществляется сдвиг ветвей коммутатора 1.
Если при наличии синхронного состояния коммутатора 1 происходит срыв синхронизма из-за воздействия помех, то двоичный код, формируемый первым счетчиком 5 импульсов, быстро достигает порогового уровня, формируемого третьим счетчиком 7 импульсов и начинается вновь процесс установления цикловой синхронизации.
Так как при возникновении больших пакетов ошибок в СП формируется большое количество ненулевых символов, что приводит к быстрому росту числа ненулевых символов СП, записанных в третий счетчик 7, то в зависимости от величины пакета ошибок и его вре« менного положения возможны ложные срабатывания, приводящие к циклу поиска.
1124441
Составитель В. Орлов
Редактор Л.Веселовская Техред Т Маточка
Корректор В, Гирняк
Заказ 8299/45 Тираж 634 Подписное
ВНИИПИ Государственного комитета СССР по делам изобретений и открытий
113035, Москва, Ж-35, Раушская наб., д. 4/5
Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4
Поскольку в предложенном устрой" стве цикловой синхронизации порогового декодера вероятность ложных срабатываний резко уменьшается по мере удаления временного положения пакета ошибок от момента сброса в состояние "0" первого 5 и второго 6 счетчиков импульсов и соответствующей установки третьего счетчика 7 импульсов, то в среднем указанная вероятность оказывается в 10 раз
Ф меньше, чем в известном устройстве цикловой синхронизации. При этом в предложенном устройстве обеспечивается уменьшение времени вхождения в синхронизм.не менее, чем в два раза, и значительное повышение помехоустойчивости по сравнению с известным устройством цикловой синхронизации.
