Запоминающее устройство с самоконтролем

 

ЗАПОМИПАЩЕЕ УСТРОЙСТВО С САМОКОНТРОЛЕМ, содержащее накопители, входной регистр, первый регистр адреса , первьй дешифратор адреса, формирователь импульсов, триггеры, блок, сравнения, первый и второй счетчики импульсов, первую группу ключей, элементы ШМ и элементы И, причем информационные входы первого накопителя и одни из входов блока сравнения подключены к выходам входного регистра , одни из адресных входов первого . и второго накопителей соединены с одними из выходов первого регистра адреса, а другие адресные входы - с одними КЗ выходов первого дешифратора адреса, вход которого подключен к другому выходу первого регистра адреса , вход которого соединен с выходом первого элемента ИЛИ, выход первого элемента И подключен к первьм входам второго и третьего элементов И и счетному входу первого триггера нулевой выход которого подключен к второму входу третьего элемента Ни первому входу второго элемента ИЛИ, выход которого соединен с первым входом первого элемента И, единичный выход первого триггераподключен к первому входу четвертого э/хемента И и второму входу второго элемента И, выход которого соединен с первьи входом первого элемекта ИЛИ, другой выход первого дещифратора адреса подключен к счетному входу второго триггера, нулевой и единичный выходы которого соединены соответственно с вторым входом первого элемента И и с Первым входом пятого элемента И, выход которого подключен к второму входу первого элемента ИЛИ, выход блока сравнения соединен с первым входом шестого элемента И и вторь 1 входом четвертого элемента И, выход которого подключен к второму входу второго элемента ИЛИ, второй вход шестого элемента И соединен с единичным выходом первого триггера, а выход с первым входом первого счетчика импульсов и первым входом треть; его элемента ИЛИ, второй вход которого подключен к выходу третьего элемента И, а вьрсод - к управляющему входу первого накопителя, выход формирователя импульсов соединен с управляющим входом входного регистра У1 и вторым входом первого счетчика импульсов, входы седьмого элемента И подключены к выходам второго накопителя , выход восьмого элемента И соединен с третьим входом первого элемента ИЛИ и третьим входом первого счетчика импульсов, выход которого подключен к третьим входам первого и шестого элементов И и первому входу девятого элемента И, выход которого соединен с управляющим входом второго накопителя, информационные входы которого и входы входного регистра являются одними из входоп уст

(1% (Н) СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

ЗФ1) С 11 С 29/00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

AO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЦТИЙ

OllMQAHME ИЗОБРЕТЕНИЯ

H АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Ц

Р -. (2 i ) 3593305/18-24 (22) 20.05.83 (46) 15.08.84. Бюл. У 30 (72) В.Н.Бессмертный (53) 681.327(088.8) (56) 1. Авторское свидетельство СССР

У 963107, кл. G 11 С 29/00, 1980.

2. Авторское свидетельство СССР по заявке Ф 3295405/18-24, кл. С 11 С 29/00, 1981 (прототип) . (54) (57) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С

САМОКОНТРОЛЕМ, содержащее накопители, входной регистр, первый регистр адреса, первый дешифратор адреса, формирователь импульсов, триггеры, блоК сравнения, первый и второй счетчики импульсов, первую группу ключей, элементы ИЛИ и элементы И, причем информационные входы первого накопителя и одни из входов блока сравнения подключены к выходам входного регистра, одни из адресных входов первого и второго накопителей соединены с одними из выходов первого регистра адреса, а другие адресные входы — с одними из выходов первого дешифратора адреса, вход которого подключен к другому выходу первого регистра адреса, вход которого соединен с выходом первого элемента ИЛИ, выход первого элемента И подключен к первым входам второго и третьего элементов

И и счетному входу первого триггера, нулевой выход которого подключен к второму входу третьего элемента И и первому входу второго элемента ИЛИ, выход которого соединен с первым вхо-. дом первого элемента И, единичный выход первого триггера подключен к первому входу четвертого элемента И и второму входу второго элемента И, выход которого соедщвен с первым входом первого элемента ИЛИ, другой выход первого деанфратора адреса подключен к счетному входу второго триггера, нулевой и единичный выходы которого соединены соответственно с вторым входом первого элемента И и с первым входом пятого элемента И, выход которого подключен к второму входу первого элемента ИЛИ, выход блока сравнения соединен с первым входом шестого элемента И и вторым входом четвертого элемента И, выход которого подключен к второму входу второго элемента ИЛИ, второй вход шестого элемента И соединен с единичным выходом первого триггера, а выход " с первым входом первого счетчика импульсов и первым входом третьего элемента ИЛИ, второй вход которого подключен к выходу третьего элемента И, а выход — к управляющему входу первого накопителя, выход формирователя импульсов соединен с управляющим входом входного регистра и вторым входом первого счетчика импульсов, входы седьмого элемента

И подключены к выходам второго накопителя, выход восьмого элемента И соединен с третьим входом первого элемента ИЛИ и третьим входом первого счетчика импульсов, выход которого подключен к третьим входам первого и шестого элементов И и первому входу девятого элемента И, выход ко" торого соединен с управляющим входом второго накопителя, информационные входы которого и входы входного регистра являются одними из входоп уст1108511 ройства, выходами которого являются выходы ключей первой группы, второй вход пятого элемента И и четвертые входы первого и шестого элементов И . являются первым управляющим входом устройства, вторым и третьим управляющими входами которого являются соответственно второй вход девятого и первый вход восьмого элементов И, о т л и ч а ю щ е е с я тем, что, с целью увеличения информационной емкости устройства, в него введены третий и четвертый накопители, второй регистр адреса, второй дешифра,тор адреса, вторая .и третья группы ключей, элементы И с девятого по шестнадцатый и элементы ИЛИ с четвертого по восьмой, причем выход пятого элемента И подключен к первому входу десятого элемента И, второй вход которого соединен с выходом седьмого элемента И, первым входом двенадцатого элемента И и первыми входами четырнадцатого и пятнадцатого элементов И, выходы которых подключены соответственно к первому входу восьмого элемента ИЛИ и к первым входам четвертого и пятого элементов ИЛИ, второй вход и выход четвертого элемента ИЛИ соединены соответственно с выходом второго элемента

И и с входом формирователя импульсов второй вход четырнадцатого элемента

И подключен к единичному выходу второго триггера, второму входу восьмого элемента И и первому входу шестнадцатого элемента И, второй вход которого соединен с третьим входом восьмого элемента И и выходом пятого элемента ИЛИ, второй вход которого подключен к выходу тринадцатого элемента И, первым управляющим входам ключей второй группы и третьему входу десятого элемента И, выход которого соединен с первьи входом седьмого элементе ИЛИ, второй вход которого подключен к выходу двенадцатого элемента И, второй вход которого сое-, динен с выходом первого элемента ИЛИ, первый вход одиннадцатого элемента

ИЛИ подключен к первому вхопу вось- мого элемента И, а второй вход — к выходу второго счетчика импульсов, первый вход которого соединен с выходом восьмого элемента И, а второй вход — с выходом девятого элемента

И и управляющим входом третьего накопителя,информационные входы которого подключены к выходам входного регистра, а выходы - к входам ключей второй группы, выходы которых соединены с одними из входов шестого элемента ИЛИ, выходы которого подключены к другим входам блока сравнения и входам ключей первой группы, управляющие входы которых соединены с выходом шестнадцатого элемента И, одни из адресных входов третьего и четвертого накопителей подключены к одним из выходов второго дешифратора адреса,а другие адресные входы — к од- . ним из выходов второго дешнфратора адреса, одни из входов которого соединены с другими входами второго регистра адреса, один из входов которого подключен к выходу седьмого элемента

ИЛИ,другие входы второго регистра адреса и второго дешифратора адреса соединены с другим выходом первого дешифратора адреса, выход одиннадцатого элемента И подключен к управляющему входу четвертого накопителя, выходы которого соединены с входами тринадцатого элемента И, а информационные входы - с информационными входами второго накопителя, другие входы шестого элемента. ИЛИ подключены к выходам ключей третьей группы, входы которых соединены с выходами первого накопителя, а управляющие входы и вторые управляющие входы ключей второй группы — с выходом восьмого элемента ИЛИ, второй вход которого . подключен к выходу пер- вого счетчика импульсов, другой выход второго дешифратора адреса является управляющим выходом устройства.

Недостатком этого устройства является то, что при исключении неисправной ячейки накопителя из обращения сокращается информационная емкость устройства.

1 110851

Изобретение относится к вычисл*тельной технике, в частности к запоминающим устройствам.

Известно запоминающее устройство с самоконтролем, содержащее входной регистр, регистр адреса, дешифратор адреса, блок памяти, схему сравнения и первый элемент ИЛИ, счетчик импуль. сов, пять элементов И, два триггера и формирователь импульсов f1). 1О

Недостатком известного устройства является невозможность обхода неисправной ячейки в блоке памяти и сохранения его рабочего объема.

I !

Наиболее близким техническим решением к изобретению является запоминающее устройство с самоконтролем, содержащее основной и дополнительный накопители, входной регистр, регистр

20 адреса, дешифратор адреса, схему сравнения, первый элемент ИЛИ, выход

Которого подключен к входу регистра адреса, одни из выходов котс рого соединены с одними из адресных вхо25 дов накопителя, а другой выход подключен к входу дешифратора адреса, одни из выходов которого соединены с другими адресными входами накопителя, выходы входного регистра под ключены к информационным входам на.30 копителей и к одним из входов схемы срав нения, другие входы которой соединены с выходами основного накопителя, второй элемент ИЛИ, пять элементов

И, два триггера, формирователь им- 35 пульсов, причем вход устройства подключен к первым входам первого и

rMToro элементов И, выход первого элемента И соединен с первыми входами второго и третьего элементов И и счетным входом первого триггера, нулевой выход которого подключен к второму входу третьего элемента И и первому входу второго элемента ИЛИ, выход которого соединен с вторым вхо-45 дом.первого элемента И, единичный выход первого триггера подключен к . первому входу четвертого элемента И и второму входу второго элемента И, . выход которого соединен с первым вхо-SO дом первого элемента ИЛИ и входом формирователя импульсов, выход которого подключен к одному из входов входного регистра, другие выходы которого соединены с шинами ввода ин- SS формации, выход схемы сравнения подключен к второму входу четвертого элемента И, выход которого соединен с вторым входом второго элемента ИЛИ, другой вьпсод дешифратора адреса подключен к счетному входу второго триггера, нулевой и единичный выходы которого соединены соответственно с третьим входом первого и вторым входом пятого элементов И, выход пятого элемента И подключен к второму входу первого элемента ИЛИ, дополнительный элемент ИЛИ, первый вход которого подключен к выходу третьего элемента И, а вьпсод дополнительного элемента ИЛИ подключен к управляющему входу основного накопителя, первый дополнительный элемент И, первый

I вход которого подключен к первому входу первого элемента И, второй вход — к единичному выходу первого триггера, а третий вход первого дополнительного элемента И подключен к выходу схемы сравнения, счетчик импульсов, первый вход которого подключен к выходу первого доПолнительного элемента И и к второму входу дополнительного элемента ИЛИ, второй вход — к выходу формирователя импульсов, а выход счетчика импульсов подключен к четвертому входу первого дополнительного элемента И, ключи, дополнительный счетчик импульсов и дополнительные второй, третий и четвертый элементы И, выходы дополнительного накопителя соединены с входами второго дополнительного элемента И, выход которого подключен к одним из входов ключей,и третьего дополнительного элемента И, другой вход которого является одним из входов первого элемента ИЛИ и третьим входом счетчика импульсов, выход которого подключен к входу дополнительного счетчика импульсов, выход которого является одним .из выходов устройства, и к одному из входов четвертого дополнительного элемента И, другой вход которого является другим управляющим входом устройства, а выход соединен с управляющим входом дополнительного накопителя, другие входы ключей соединены с выходами основного накопителя, а выходы являются выходами устройства (2

1108511

Дель изобретения увеличение информационной емкости устройства при исключении адреса неисправной ячейки накопителя из обращения.

Поставленная цель достигается тем, то в запоминающее устройство с самоконтролем, содержащее накопители, входной регистр, первый регистр адреса, первый дешифратор адреса, фор10 мирователь импульсов, триггеры, блок сравнения, первый и второй счетчики импульсов, первую группу ключей, элементы ИЛИ и элементы И, причем информационные входы первого накопителя и одни из входов блока сравнения подключены к выходам входного регистра, одни из адресных входов первого и второго накопителей соединены с одними из выходов первого регистра адреса, а другие адресные входы — с одними из выходов первого дешифратора адреса, вход которого подключен к другому выходу первого регистра адреса, вход которого соеди- 25 нен с выходом первого элемента ИЛИ, выход первого элемента И подключен к первым входам второго и третьего элементов И и счетному входу первого триггера, нулевой выход которого 30 подключен к второму входу третьего элемента И и первому входу второго элемента ИЛИ, выход которого соединен с первым входом первого элемента И, единичный выход первого триггера под- З5 ключен к первому входу четвертого элемента И и второму входу второго элемента И, выход которого соединен с первым входом первого элемента ИЛИ, другой выход первого дешифратора адреса подключен к счетному входу второго триггера, нулевой и единичный выходы которого соединены соответственно с вторым входом первого элемента И и с первым входом пятого 45 элемента И, выход которого подключен к второму входу первого элемента ИЛИ, выход блока сравнения соединен с первым входом шестого элемента И и вторым входом четвертого элемента И, выход которого подключен к второму входу второго элемента ИЛИ, второй вход шестого элемента И соединен с единичным выходом первого триггера, а ВыхОд — с перВым ВхОдОм перВОго 55 счетчика импульсов и первым входом третьего элемента ИЛИ, второй вход которого подключен к выходу третьего элемента И, а выход — к управляющему входу первого накопителя, выход формирователя импульсов соединен с управляющим входом входного регистра и вторым входом первого счетчика импульсов, входы седьмого элемента

И подключены к выхэдам второго накопителя, выход восьмого элемента И соединен с третьим входом первого элемента ИЛИ и третьим. входом первого счетчика импульсов, выход которого подключен к третьим входам первого и шестого элементов И и первому входу девятого элемента И, выход которого соединен с управляющим входом второго накопителя, информационный входы которого и входы входного ре" гистра являются одними иэ входов устройства, выходами которого являются выходы ключей первой группы, второй вход пятого элемента И и четвертые входы первого и шестого элементов И являются первым управляющим входом устройства, вторым и третьим управляющими входами которого являются соответственно второй вход девятого и первый вход восьмого элементов И, введены третий и четвертый накопители, второй регистр адреса, второй дешйфратор адреса, вторая и третья группы ключей, элементы И с девятого по шестнадцатый и элементы

ИЛИ с четвертого по восьмой, причем выход пятого элемента И подключен к первому входу десятого элемента И, второй вход которого соединен с выходом седьмого элемента И, первым входом двенадцатого элемента И и пер1 выми входами четырнадцатого и пятнадцатого элементов И, выходы которых подключены соответственно к первому входу восьмого элемента ИЛИ и к первым входам четвертого и пятого элементов ИЛИ, второй вход и выход четвертого элемента ИЛИ соединены соответственно с выходом второго элемента И и с входом формирователя импульсов, второй вход четырнадцатого элемента И подключен к единичному выходу второго триггера, второму входу восьмого элемента И и первому входу шестнадцатого элемента И, второй вход которого соединен с третьим входом восьмого элемента И и выходом пятого элемента ИЛИ, второй вход которого подключен к выходу тринадца-. того элемента И, первым управляющим входам ключей второй группы и третье. му входу десятого элемента И, выход которого соединен с первым входом

1108511

25 седьмого элемента ИЛИ, второй вход которого подключен к выходу двенадцатого элемента И, второй вход которого соединен с выходом первого элемента ИЛИ, первый вход одиннадцато- 5 го элемента ИЛИ подключен к первому входу восьмого элемента И, а второй вход — к выходу второго счетчика импульсов, первый вход которого соединен с выходом восьмого элемента И, а второй вход — с выходом девятого элемента И и управляющим входом третьего накопителя, информационные входы которого подключены к выходам входного регистра, а выходы — к входам ключей второй группы, выходы которых соединены с одними из входов шестого элемента ИЛИ, выходы которо-. го подключены к другим входам блока сравнения и входам ключей первой 20 группы, управляющие входы которых соединены с выходом шестнадцатого элемента И, одни из адресных входов третьего H четвертого накопителей подключены к одним из выходов второго дешифратора адреса, а другие адресные входы — к одним из выходов второго дешифратора адреса, одни из входов которого соединены е другими входами второго регистра адреса, 30 один из входов которого подключен к выходу седьмого элемента ИЛИ, другие входы второго регистра адреса и второго дешифратора адреса соединены с другим выходом первого дешнфрато 35 ра адреса, выход одиннадцатого элемента

И подключен к управляющему входу четвертого накопителя, выходы которого соединены с входами тринадцатого элемента И, а информационные входы - 40 с информационными входами второго накопителя, другие входы шестого элемента ИЛИ подключены к выходам ключей третьей группы, входы которых соединены с выходами первого накопи45 теля, а управляющие входы и вторые управляющие входы ключей второй группы — с выходом восьмого элемента ИЛИ, второй вход которого подключен к выходу первого счетчика импульсов, 50 другой выход второго дешифратора адреса является управляющим выходом устройства.

На чертеже представлена функциональная схема предложенного устройст 55 ва.

Устройство содержит элементы И

1-5 с первого по пятый, первый 6 и второй 7 элементы ИЛИ, первый 8 и второй 9 триггеры, формирователь 10 импульсов, входной регистр 11, первый регистр 12 адреса, первый дешифратор 13 адреса, блок 14 сравнения.

На чертеже обозначены входы t5 уст.ройства. Устройство содержит также первый накопитель 16, первый счетчик !

7 импульсов, шестой элемент И 18, третий элемент ИЛИ 19, второй накопи! тель 20, седьмой 21, восьмой 22 и девятый 23 элементы И, первую группу ключей 24, второй счетчик 25 импульсов. На чертеже обозначены входы 26 устройства. Устройство содержит элементы И 27-33 с десятого по шестнадцатый, элементы ИЛИ 34-38 с четвертого по восьмой, второй регистр 39 адреса, второй дешифратор 40 адреса, третий 41 и четвертый 42 накопители, вторую 43 и третью 44 группы ключей. ,На чертеже обозначены также управляющие входы 45 47 с первого по третий и управляющий выход 48 уетроства.

Иредложенное устройство работает следующим образом.

В исходном состоянии триггеры 8 и 9 установлены в нулевое состояние.

Регистр !2 и дешифратор 13 устанавливают адрес иеходных ячеек накопителя 16. В регистр 11 введена исходная информация для записи в накопи.— тель 16. На вход 45 поступает первый импулье, который проходит через элемент И 1 иа счетный вход триггера 8 и через элементы И 3 и ИЛИ 19 на управляющий вход йакопителя 16, записывая в него информацию с выходов регистра 11. Задний фронт первого входного импульса переводит триггер 8 в епиничное состояние. Отсутствие сигнала на управляющем входе накопи" теля t6 при наличии выбранных адресов в регистре 12 и на выходе дешифратора 13 соответствует режиму выдачи информации из накопителя 16, информация из которого поступает на вход блока 14, где сравнивается с информацией ша регистре 11 . и в случае их совпадения . с выхода блока

14 поступает потенциал разрешения иа элемент И 1 для прохождения с входа

45 второго импульса. Этот импульс поступает на счетный вход триггера

8, на входы формирователя 10, регистра 12 ° Задний фронт этого импульса изменяет адрес в регистре 12 и пе.реводит триггер 8 в нулевое состоя»О85» ние. Теперь в регистр » вводится новая информация для записи в н:.копитель 16.

Далее работа устройства проходит аналогично. описанному.

В случае разового отказа ячейки в накопителе 16 информация на входах блока 14 не совпадает, и на его выходе отсутствует разрешающий потенци10 ал, вследствие чего очередной импульс с входа 45 не пройдет на вход триггера 8. Отсутствие сигнала на выходе блока 14 позволяет импульсам с входа 45 пройти через элементы И 18 и

ИЛИ 19 на управляющий вход накопите l5 ля 16, позволяя повторить запись информации в него с входного регистра».

Такое повторное обращение к отка- 20 завшей ячейке позволяет устранить сбой в накопителе 16, который наступил вследствие влияния помехи в момент подачи команды "Запись". Количество импульсов повторного обращения фиксируется счетчиком 17. Переполнение счетчика 17 свидетельствует о неисправности ячейки в накопителе 16 по данному адресу. Сигнал переполнения счетчика 17 является запре- 30 щающим для элемента И 18 и разрешает прохождение импульсов с тактовой частотой с входа 46 через элемент И 23 на управляющий вход накопителя 20, по входам 26 которого в него записываются единичные потенциалы, Таким образом, по адресу неисправной ячейки накопителя 16 в накопитель

20 записываются единичные потенциалы. Одновременно импульсы с выхода элемента И 23 поступают на управляющий вход накопителя 4 1, в который по первому адресу, выбранному регистром 39 и дешифратором 40, записыва ется информация с выходов регист- 45 ра 11. Одновременно сигнал переполнения счетчика 17 поступает запреща-. ющим сигналом на вход элемента И 1, ключей 44 и разрещающим — для ключей

43 через элемент ИЛИ 38. В момент отсутствия сигнала на выходе элемента И 23 накопитель 41 находится в режиме выдачи записанной в него информации, которая через ключи 43 и элемент ИЛИ 36 пост пает на блок 14, который в случае совпадения ее с информацией на Регистре 11 вырабатывает сигнал, поступающий через элемент И 32 и элемент ИЛИ 35 на вход элемента И 22 позволяя импульсам тактовой частоты с входа 47 сбросить в исходное положение счетчик 17, а через элемент ИЛИ 6 — сменить адрес в регистре 12 для накопителя 16 и через элементы И 29 и ИЛИ 37 для смени адреса в накопителе 41.

Одновременно сигнал с выхода элемента И 32 поступает на формирователь 10 для сбрасывания регистра » .

Если после обращения к накопителю

41 сигнал на выходе блока 14 не появится, то сигнал переполнения счетчика 25 поступит на входы элемента

И 28, позволяя пропустить импульсы тактовой частоты с входа 47 на управляющий вход накопителя 42, записывая в него по входам 26 единичные потенциалы. По окончании импульса тактовой частоты сигнал с выхода элемента И 30 .закрывает ключи 43 и 24, а через элемент И 22 в это время разрешает прохождение с входа 47 импульсов тактовой частоты, которые производят смену адреса в регистрах 12 и 39 и устанавливают счетчики 17 и 25 в исходное состояние.

Далее устройство работает аналогично описанному,т.е. информация записывается в накопитель 16 по новому адресу с обходом неисправной ячейки.

Если запись информации в накопитель 16 прошла без отказа сразу или после повторного обращения к отказавшей ячейке, то, перебрав все адреса, дешифратор 13 выдает сигнал перебора, который поступит на счетный вход триггера 9 и переведет его в единичное состояние, позволяя импульсам с входа 45 через элемент И 5 и элемент ИЛИ 6 менять состояние регистра

12 и дешифратора 13, тем самым осуществляя считывание информации из накопителя 16.

Если в процессе записи информации в накопителе 16 зафиксирован адрес неисправной ячейки путем записи единичных потенциалов по этому адресу в накопитель 20, то сигнал на выходе элемента И 21 при считывании информации через элемент И 31 и элемент ИЛИ 38 закроет ключи 44, а .ключи 43 откроет, при этом на выход устройства поступит информация с выходов накопителя 41.

Если в процессе записи информации зафиксирован адрес неисправной ячей1108511

10.ки путем записи единичных потенциалов также и в накопитель 42, то при считывании информации блокируются ключи 44 сигналом с элемента И 21 и ключи 43 — сигналом с элемента

И 30. На выход устройства информация не поступает,. а импульсом с выхода эелемента И 5 выбран следующий адрес накопителей 16 и 41 и накопителей

20 и 42.

Окончанию режима считывания информации из накопителя 16 соответствует появление сигнала на выходе дешифратора 13, который переводит триггер

9 в нулевое положение, соответствующее режиму записи информации с проверкой работоспособности накопителя

16 в момент ввода информации.

Сигнал на выходе 48 свидетельствует о том, что сохранить рабочую ин20 формационную емкость устройства невозно, так как суммарное количество неисправных ячеек памяти в накопителях 16 и 41 превышает информационную

23 емкость накопителя 16, и следует приступить к ремонту накопителей 16 и 41, для чего отключаются входы 46 и 47 тактовых частот. Тогда по заполненни счетчика 17 снимается разрешение с четвертого входа элемента И 18, и устройство остается в режиме проверки записанной информации, прн этом индикаторы регистра 12 и дешифратора 13 указывают координаты неисправной ячейки.

Предлагаемое устройство отличается от прототипа тем, что оно позволяет работать с накопителем, в состав которого входят неисправные ячейки, за счет исключения их иэ обращения и позволяет сохранить информационную емкость устройства за счет записи информации в. другой накопитель, исправность которого также контролируется в процессе работы с ним, что дает возможность записать полный объем информации за один цикл обра- щения, что сокращает время обработки информации.

Технико-экономическое преимущество предложенного устройства по сравнению с прототипом заключается в увеличении его информационной емкости при исключении из обращения неисправньм ячеек.

»OS5> i емлнел ПОП Потеет, г. Улгород, ул.Проектнея,4

3HHKIH Заказ 5874/38

Ти аж 575 Подписное