Устройство приоритета

 

УСТРОЙСТВО ПРИОРИТЕТА, содержащее группу блоков памяти,блок управления, регистр данных запросов отличающееся тем, что, с целью повьпиения быстродействия устройства, оно содержит счетчик, дешифратор номера модуля, счетчик битов, группу элементов И-ИЛИ,три группы элементов И, группу элементов ИСКЛЮЧАННЦЕЕ ИЛИ, дешифратор состояний, регистр адреса сегмента, схему сравнения и элемент ИЛИ,а блок утфавления содержит, шифратор, два счетчика, дешифратор шагов, дешифратор числа сдвигов, три триггера , элемент И-ИЛИ, восемь элементов И, элемент ИЛИ, две группы элементов И и группу элементов ИЛИ, причем нулевой выход первого триггера блока управления соединен с первыми входами разрешения блоков памяти группы,входы начальной установки, Учетный и установки в нуль счетчика соединены соответственно с входом начальной установки устройства , с выходом первого элемента ИЛИ группы блока управления и с единичным выходом второго триггера блока управления, группа выходов счетчика соединена с группой входов дешифратора номера модуля, выходы группы которого соединены с первыми входами элементов И-ИЛИ группы, вторые и третьи входы которых соединены соответственно с выходами элемента ИЛИ и первого элемента И первой группы блока управления , выходы элементов И-ИЛИ группы соединены с первыми управляющими входами соответствующих блоков памяти группы, группы адресных входов которых соединены с (/) группой выходов счетчика битов и С группой входов дешифратора состояний , первый выход которого является выходом пересчета эапросов устройства , вход начальной установки которого соединен с входами начальной установки счетчика битов и регистра адреса сегмента устройства и R и 5-входами первого, второго и треть00 4 О1 его триггеров блока управления, выходы элементов И первой и второй групп соединены с вторыми управляющими входами соответствующих блоков памяти группы, выходы которых соединены с соответствующими входами элемента ИЛИ и с первыми входами элементов И третьей группы, вторые входы которых соединены с выходом первого элемента И первой группы блока управления, выходы элементов И третьей группы соединены с первыми входами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ группы, вторые входы и выходы кото

„„80„„ 0845 A

СОЮЗ СОВЕТСНИХ

РЕСПУБЛИН 1 у С 06 F 9/46

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТН ЫТИЙ (21) 3517155/18-24 (22) 22. 11.82 (46) 15.08.84. Бюл. В 30 (72) О. Н. Булавенко (71) Ордена Ленина институт кибернетики им. В.И. Глушкова (53) 68 1.325 (088.8) (56) 1. Катцан Г. Вычислительные машины системы 370. N. "Мир", 1974, с. 507.

2 . Патент Великобритании

Р 1340003, кл. С 06 Р 15/00, опублик. 1970 (прототип) . (54) (57) УСТРОЙСТВО ПРИОРИТЕТА, содержащее. группу блоков памяти, блок управления, регистр данных запросов о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия устройства, оно содержит счетчик, дешифратор номера модуля, счетчик битов, группу элементов И-ИЛИ,три группы элементов И, группу элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, дешифратор состояний, регистр адреса сегмента, схему сравнения и элемент ИЛИ,а блок управления содержит шифратор, два счетчика, дешифратор шагов, дешифратор числа сдвигов, три триггера, элемент И-ИЛИ, восемь элементов И, элемент ИЛИ, две группы элементов И и группу элементов ИЛИ, причем нулевой выход первого триггера блока управления соединен с первычи входами разрешения блоков памяти группы, входы начальной установки, счетный и установки в нуль счетчика соединены соответственно с входом начальной установки устройства, с выходом первого элемента ИЛИ группы блока управления и с единичным выходом второго триггера блока управления, группа выходов счетчика соединена с группой входов дешифратора номера модуля, выходы группы которого соединены с первыми входами элементов И-ИЛИ группы, вторые и третьи входы которых соединены соответственно с выходами элемента ИЛИ и первого элемента И первой группы блока управления, выходы элементов И-ИЛИ группы соединены с первыми управляющими входами соответствующих блоков памяти группы, группы адресных входов которых соединены с группой выходов счетчика битов и группой входов дешифратора состояний, первый выход которого является выходом пересчета запросов устройства, вход начальной установки которого соединен с входами начальной установки счетчика битов и регистра адреса сегмента устройства и Р и

5-входами первого, второго и третьего триггеров блока управления, выходы элементов И первой и второй групп соединены с вторыми управляющими входами соответствующих блоков памяти группы, выходы которых соединены с соответствующими входами элемента ИЛИ и с первыми входами элементов И третьей группы, вторые входы которых соединены с выходом первого элемента И первой группы блока управления, выходы элементов И третьей группы соединены с первыми входами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ группы, вторые входы и выходы кото1108450 рых соединены соответственно с входами данных устройства и регистра данных запросов, счетный вход счетчика битов соединен с выходом второго элемента ИЛИ группы блока управления, первые входы элементов И первой и второй групп соединены с выходом первого элемента И блока управления, вторые входы элементов И первой и второй групп соединены с выходом выбора входа блока памяти группы регистра данных запросов, выходы данных запросов, адреса сегмента и выбора блока памяти группы которого соединены соответственно с выходом данных запроса устройства,информационным входом регистра адреса сегмента и с первым входом схемы сравнения, второй вход которой соединен с первым выходом дешифратора шагов, с первыми входами первого элемента И второй группы и второго элемента И первой группы блока управления, второй вход которого соединен с выходом схемы сравнения, второй и третий выходы дешифратора состояний соединены с первыми входами соответственно второго элемента И второй группы и третьего элемента И первой группы блока управления, выход дешифратора номера модуля соединен с вторым входом первого элемента И второй группы блока управления, входы считывания и разрешения считывания регистра данных запросов соединены соответственно с выходом элемента ИЛИ устройства и с выходом второго элемента И блока управления, вход байтов, вход приема байта и вход запроса регистра данных запросов соединены соответственно с входом байтов устройства, с выходом третьего элемента И блока управления и с выходом запроса регистра адреса сегмента, адресный выход которого соединен с адресным выходом устройства, управляющий вход которого соединен с управляющим входом регистра адреса сегмента, вход фиксации сравнения, вход сдвига и вход переписи информации регистра данных эайросов соединены соответственно с выходом четвертого элемента И первой группы и с выходом третьего элемента ИЛИ группы блока управления и с входом переписи информации устройства, вход синхроимпульса устройства соединен с входом синхроимпульса регистра данных запросов и с первым входом элемента И-ИЛИ блока управления, вход синхроимпульса управления устройства соединен с входом синхроимпульса управления регистра данных запросов и с вторым входом элемента И-ИЛИ блока, управления, а в блоке управления первый вход шифратора соединен с входами начальной установки в нуль устройства и первого счетчика, группа выходов шифратора соединена с группой информационных входов второго счетчика, группа выходов которого соединена с группой входов дешифратора шагов, выход элемента И-ИЛИ соединен со счетным входом второго счетчика, третий и четвертый входы элемента И-ИЛИ соединены с единичным выходом второго триггера и с первым входом четвертого элемента И, выход и второй вход которого соединены соответственно со счетным входом первого счетчика и выходом третьего элемента ИЛИ группы, группа выходов первого счетчика соединена с группой входов дешифратора числа сдвигов, выход которого соединен с первыми входами третьего и пятого элементов И и пятым элементом И первой группы, нулевой выход первого триггера соединен с первыми входами шестого и седьмого элементов И, единичный выход первого триггера соединен с первым входом восьмого элемента И, единичный выход третьего триггера соединен с вторым входом седьмого элемента И, нулевой выход третьего триггера соединен с вторыми входами шестого и восьмого элементов И, единичный выход второго триггера соединен с третьими входами шестого, седьмого и восьмого элементов И, выход шестого элемента И соединен с первым входом второго и вторым входом пятого элементов И и с первым входом элемента ИЛИ, второй вход которого соединен с выходом восьмого элемента И, с первым входом первого и вторым входом третьего элементов И, третьи входы третьего и пятого элементов И соединены с соответствующим выходом дешифратора шагов и с вторыми входами второго элемента И второй группы и третьего элемента if первой группы, вторые входы первого и второго эле1108450 входами четвертого и пятого элементов ИДИ группы, прямой и инверсный выходы второго элемента И второй группы соединены соответственно с первым входом шестого и stopbw входом пятого элементов ИЛИ группы, выход шестого элемента И первой группы соединен с третьим входом второго элемента ИЛИ группы, прямой и инверсный выходы третьего элемента И первой группы соединены соответственно с вторым входом шестого и третьим входом пятого элементов ИЛИ группы, прямой и инверсный выходы второго элемента Ц первой группы соединены соответственно с вторым входом четвертого элемента ИЛИ группы и с вторым входом дешифратора, третий вход которого соединен,с инверсным выходом пятого элемента ИЛИ группы. прямой и инверсный выходы пятого элемента И первой группы соединены соответственно с третьим входом четвертого элемента ИЛИ группы и с четвертым входом шифратора, пятый вход которого соединен с инверсным выходом шестого элемента ИЛИ группы, выход четвертого элемента ИЛИ группь| соединен с R -входом второго триггера, 4 выход пятого элемента И является выходом выдачи байта устройства.

Ф

Изобретение относится к вычислительной технике и предназначено для уменьшения среднего времени доступа к сегментам информации, размещенным на вращающихся носителях с циклическим доступом (диски, барабаны и т.д.)

Устройства для уменьшения среднего времени доступа для средних ЭВМ. строятся в составе блок-мультиплексного канала, который обслуживает до 10 восьми накопителей на дисках. Преимуществом этого класса устройств является совмещение функций канала и контроллера с функцией ускоренного обращения к записям накопителя с пря-15 мым доступом (1 1.

Недостаток этих устройств — приближенный характер определения поломентов И соединены с соответствующим выходом дешифратора шагов и с первым входом первого элемента И первой группы, первый вход третьего элемента И второй группы соединен с соответствующим выходом дешифратора шагов и с первым входом шестого элемента И первой группы, первый вход четвертого элемента И второй группы соединен с соответствующим выходом дешифратора шагов и с первым входом четвертого элемента И первой группы, первый вход седьмого и второй вход пятого элементов И первой группы соединены с соответствующими выходами дешифратора шагов, выход элемента ИЛИ соединен с соответствующими входами. элементов И второй группы, выход седьмого элемента И соединен с соответствующими входами элементов И первой группы, выход третьего элемента И второй группы соединен с первыми входами третьего и второго элементов ИЛИ группы, вторые входы которых соединены с выходом седьмого элемента И первой группы и с первым входом первого элемента ИЛИ группы, второй вход которого соединен с выходом четвертого элемента И второй группы, прямой и инверсный выходы первого элемента И второй группы соединены соответственно с первыми

2 жения вала накопителя и связанный r этим определенный объем аппаратурных затрат. Кроме того, по мере увеличения единичной емкости накопителей с прямым доступом для ЗВМ возникает необходимость оптимизации доступа к информации в пределах одного накопителя или в пределах части последнего.

Наиболее близким к предлагаемому является устройство для уменьшения среднего времени доступа к сегментам данных, расположенных на дисках (барабанах), состоящее из схемы управления, которая соединена по входу с процессором ввода-вывода, по выходам — с регистром приема информации, регистром вершины стека, преобразова3 1108 тЕЛЕм, блоком регистров дельт, схемой адресации, стеком, регистром выдачи информации, блок регистров дельт соединен по входам, с преобразователем и схемой управления, по выходу — со схемой адресации, преобразователь соединен по выходу с блоком регистров дельт, по входам — со схемой управления и накопителем на дисках .(барабанах); схема адресации соеди- tO иена по входам с блоком регистров дельт, стеком, схемой управления, регистр приема информации соединен по входам со схемой управления и процессором, по выходу - с регистром t5 вершины стека, регистр вершины стека соединен по выходу со стеком, по входам - eo схемой управления, схемой адресации, регистром вершины стека, по выходу - с регистром выдачи информации, который соединен по входам со схемой управления и стеком, по выходу - с процессором (23.

Недостатком устройства является 25 низкое быстродействие.

Цель изобретения - повьппение быстродействия .

Поставленная цель достигается тем, что в устройство приоритета, содержащее группу блоков памяти, блок управления, регистр данных запросов, введены счетчик, дешифратор номера модуля, счетчик битов, группа элементов И-ИЛИ, три груп- З5 пы элементов И, группа элементов

ИСКЛЮЧАЮЩЕЕ ИЛИ, дешифратор состояний, регистр адреса сегмента," схема сравнения и элемент ИЛИ, а блок управления содержит шифратор, два счетчика, дешифратор шагов, дешифратор числа сдвигов, три триггера, элемент И-ИЛИ, восемь элементов И, элемент ИЛИ, две группы элементов И и группу элементов ИЛИ, причем нулевой выход первого триггера блока управления соединен с первыми входами разрешения блоков памяти группы, входы начальной установки, счетный и установки в нуль счетчика соединены соответственно с входом начальной установки устройства, с выходом первого эле- мента ИЛИ группы блока управления и с единичным выходом второго триг-. Ы гера блока управления, группа выодов счетчика соединена с групой. входов дешифратора номера моду-!

450 4 ля выходы группы. которого соединены с первыми входами элементов И-ИЛИ группы; вторые и третьи входы которых соединены соответственно с вы- ходамн элемента ИЛИ и первого элемента И первой группы блока управления, выходы элементов И- ИПИ группы соединены с первыми управляющими входами соответствующих блоков памяти группы, группы адресных входов которых соединены с группой выходов счетчика битов и группой входов дешифратора состояний, первый выход которо"

ro является выходом пересчета запросов устройства, вход начальной установки которого соединен с входа". ми начальной установки счетчика битов и регистра адреса сегмента устройства и 8 и 5 — входами первого, второго и третьего триггеров блока управления, выходы элементов И первой и второй групп соединены с вторыми управляющими входами соответствующих блоков памяти группы, выходы которых соединены с соответствующими входами элемента ИЛИ и с первыми входами элементов И третьей группы, вторые входы которых соединены с выходом первого элемента И первой группы блока управления, выходы элементов И третьей группы соединены с первыми входами элементов

ИСКЛЮЧАЮЩЕЕ ИЛИ группы, вторые входы и выходы которых соединены соответственно с входами данных устройства и регистра данных запросов, счетный вход счетчика битов соединен с выходом второго элемента ИЛИ группы блока управления, первые входы элементов И первой и второй групп соединены с выходом первого элемента И блока управления, вторые входы элементов И первой и второй групп соединены с выходом выбора входа блока памяти группы регистра данных запросов, выходы данных запросов, адреса сегмента и выбора блока памяти, группы которого соедю нены соответственно с выходом данных запроса устройства, информационным входом регистра адреса сегмента и с первым входом схемы сравнения, второй вход которой соединен с первым выходом дешифратора шагов, с первыми входами первого элемента И второй группы и второго элемента И первой группы блока управления, второй вход которого соединен с выходом схемы сравнения, второй и третий вы1108450 ходы дешифратора состояний соединены с первымн входами соответственно второго элемента И второй группы и третьего элемента И первой группы блока управления, выход дешифратора номера модуля. соединен с вторым входом первого элемента И второй группы блока управления, входы считывания и разрешения считывания регистра данных запросов соединены соответственно с выходом элемента ИЛИ устройства и с выходом второго элемента И блока управления, вход байтов, вход приема байта и вход запроса регистра данных запросов соединены соответственно с входом байтов устройства, с выходом третьего элемента И блока управления и с выходом запроса регистра адреса сегмента, адресный выход которого соединен с выходом устройства, управляющий вход которого соединен с управляющим входом регистра адреса сегмента, вход фиксации сравнения, вход сдвига и вход переписи информации регистра данных запрос в соединены соответственно с выходом четвертого элемента И первой группы и с выходом третьего элемента ИЛИ группы блока управления и с входом переписи информации устройства, вход синхроимпульса устройства соединен с входом синхроимпульса регистра данных запросов и с первым входом элемента И-ИЛИ блока управления, вход синхроимпульса управления устройства соединен с входом синхроимпульса управления регистра данных запросов и с вторым входом элемента И-ИЛИ блока управления, а в блоке управления первый вход шифратора соединен с входами начальной установки в нуль устройства и первого счетчика, группа выходов шифратора соединена с группой информационных входов второго счетчика, группа выходов которого соединена с группой входов дешифратора шагов, выход элемента И-ИЛИ соединен со счетным входом второго счетчика, третий и четвертый входы элемента И-KIH соединены с единичным выходом второго триггера и с первым входом четвертого элемента И, выход и второй вход которого соединены соответственно со счетным входом первого счетчика и выходом третьего элемента ИЛИ группы, группа выходов первого счетчика соединена с группой входов дешифратора числа сдвигов, выход которого соединен с первыми входами третьего и пятого элементов И и пятым элементом И первой группы, нулевой выход первого триггера соединен с первыми входами шестого и седьмого элементов И, единичный !

О выход первого триггера соединен с первым входом восьмого элемента И, единичный выход первого триггера соединен с гервым входом восьмого элемента И, единичный выход третьго

15 триггера соединен с вторым входом седьмого элемента И, нулевой выход третьего триггера соединен с вторыми входами шестого и восьмого элементов И, единичный выход второго триггера соединен с третьими вхо20 дами шестого, седьмого и восьмого элементов И, выход шестого элемента И соединен с первым входом второго и вторым входом пятого эле25 мента И, и с первым входом элемента ИЛИ, второй вход которого соединен с выходом восьмого элемента И, с первым входом первого и вторым входом третьего элемента И, третьи входы третьего и пятого элемен30 тов И соединены с соответствующим выходом дешифратора шагов и с вто" рыми входами второго элемента И второй группы и третьего элемента И первой группы, вторые входы пер35 вого и второго элементов И соединены с соответствующим выходом дешифратора шагов и с первым входом первого элемента И первой группы, первый

40 вход третьего элемента И второй группы соединен с соответствующим вы" ходом дешифратора шагов и с первым входом шестого элемента И первой гРуппы, первый вход четвертого эле45 мента И второй группы соединен с соответствующим выходом дешифратора шагов и с первым входом четвертого элемента И первой группы, первый вход седьмого и второй вход пятого элементов И первой группы соединены с соответствующими выходами дешифратора maroa, выход элемента ИЛИ соединен с соответствующими входами элементов И второй группы, выход седьмого элемента И соединен с соответствующими входами элементов И первой группы, выход третьего элемента И второй группы соединен с первыми входами третьего и второго элементов ИЛИ группы, вторые входы которых соединены с выходом седьмого элемента И первой группы и с первым входом первого элемента ИЛИ группы, второй вход которого соединен с выхо дом четвертого элемента И второй группы, прямой и инверсный выходы первого элемента И второй группы соединены соответственно с первыми входами четвертого и пятого элементов ИЛИ группы, прямой и инверсный выходы второго элемента И второй группы соединены соответственно с первым входом шестого и вторым входом пятого элементов ИЛИ группы, выход шестого элемента И первой группы соединен с третьим входом второго элемента ИЛИ группы, прямой и инверсный выходы третьего элемента И первой группы соединены соответственно с вторым входом шестого и третьим входом пятого элементов ИЛИ группы, прямой и инверсный выходы второго элемента И первой группы соединены соответственно с вторым входом четвертого элемента ИЛИ группы и с вторым входом шифратора, третий вход которого соединен с инверсным выходом пятого элемента ИЛИ группы, прямой и инверсный выходы пятого элемента И первой группы соединены соответственно с третьим входом четвертого элемента ИЛИ группы и с четвертым входбм шифратора, пятый вход которого соединен с инверсньщ выходом шестого элемента ИЛИ группы, выход четвертого элемента ИЛИ группы соединен с Р -входом второго триггера, выход пятого элемента И является выходом выдачи байта устройства.

На фиг.1 представлена блок-схема предлагаемого устройства на фиг.2 — блок-схема блока управления; на фиг. 3 " блок-схема регистра за,просов данных.

t

48 сравнения, блока 49 управления с входами и выходами 50-66, состоящего из элемента И-ИЛИ 67, второй и первой групп элементов И 68-71 и

5 72-78, группы элементов ИЛИ 79-84, второго счетчика 85, дешифратора 86 шагов, шифратора 87, первого счетчика 88, дешифратора 89 числа сдвигов, триггеров 90-92, элементов И

93-100, элемента ИЛИ 101.

Входной-выходной регистр содержит элементы И 102-105, элементы 3 И-ИПИ

106-109, триггеры 110-113, вход 114 байтов устройства.

Устройство запроса работает следующим образом.

Данные управляющие слова обмена (УСО) поступают по-байтно по входу из процессора на регистр 47 - все2О ro 8 байтов. Блок 49 управления реализует три типа микропрограммы.

Пример для случая памяти для восьми слов УСО:

I, Микропрограмма записи в буферную память и слов, N= 8.

Начальная установка триггеров режима и счетчиков: Т.ЗП/ЧТ - 1 установка триггера 91 в режим записи; Т.СР/ВУФ + — 0 — установка

30 триггера 92 в режим буферизации, СМ 0 — установка в нуль счетчика t, СД — Π— установка в нуль счетчика 88; ТПО - Π— установка триггера 90 в режим ожидания.

О. Пуск: ТПО - 1, 1. Запись байта из регистра 47 в память, 2. САБ=САБ+1, сдвиг влево на

1 бит регистра 47 — СДВ=СДВ+1, 40 3. Проверить: если СДВ=8, то принять очередной байт на регистр 47; проверить: если САБ=64, то перейти в п.4, иначе — в п.1;

4. +1 в счетчик 10 — СМ=СМ+1, 45 5. Проверить: если СИ =й = 8, то

ТПО -- О, иначе перейти в п.t.

Устройство запроса состоит из счетчика 1 битов, группы блоков 2-9 памяти, счетчика 10, дешифратора

11 номера модуля, группы элементов И-ИЛИ 12-19, дешифратора 20 состояний, первой и второй групп элементов И 21-24 и 25-28, третьей группы элементов И 29-36, элемента ИЛИ

37, группы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ

38-45, регистра 46 адреса сегмента,, регистра 47 запросов данных, схемы

II. Микропрограмма чтения из блоков памяти и слов, и = 8.

Начальная установка триггеров и счетчиков: Т.ЗП/ЧТ к в Π— установка триггера 30 в режим чтения

Т.СР/БУФ 0 — установка триггера

91 в режим буферизации„ CN е"- 0— установка в нуль счетчика 10, ТПΠ— 0; САБ — Π— установка в нуль счетчика t; СДВ + — О - установка в нуль счетчика 88.

9 1

О. Пуск: ТПО м — 1 .

У

1. Чтение 1 бита на регистр 47 нз памяти, 2. САБ = САБ+1; сдвиг влево на

1 бит регистра 47 — СДВ=СДВ+1;

3 . Проверить: если СДВ=8, то вы" дать из регистра 47 один байт, проверить: если САБ=64, то перейти в п.4, иначе - в п.1;

4. +! в счетчик 10 - СМ=СМ+1, Ъ. Проверить если СМ 1! = 8, то ТПО < — О, иначе перейти в п.1.

III. Микропрограмма параллельного чтения, сравнения, получения результатов сравнения для N слов, N = 8.

Начальная установка триггеров и счетчиков: Т. ЗП/ЧТ вЂ” Π— установка триггера 91 в режим чтения, Т. СР/БУФ 0 — установка триггера 92 в режим параллельного сравнения; СМ - 0 - установка в нуль счетчика 101 СД — 0 — установка в нуль счетчика 88; ТПΠ— Π— установка в нуль триггера 90.

О. Пуск: ТПΠ— 1, 1. Параллельное чтение М слов из блоков памяти на схему сравнения, 2. САБ=САБ+1;

3. Проверить: если САБ=40 (17 и

40 — граница поля адреса сегментов в УСО), то перейти в п.4, иначев п.1, 4. Запись результатов сравнения на регистр 47;

5. Проверить: если левый бит равен 1, то перейти к микропрограмме

II для чтения из памяти, ТПО + — О, иначе перейти в п.7;

6. Сдвиг влево на 1 бит,СМ=СМ+1, СДВ=СДЙ+1, 7. Проверить: если СДВ=8, то

ТПО м — О, иначе перейти в п.5.

Для записи управляющих слов УСО в память процессор через блок сопряжения (на фиг.1 и 2 не показан) с помощью команд ввода-вывода устанавливает режим работы микропрограммы, определяющий последовательную запись слов УСО в блоки 2-9 памяти группы. При этом режим записи для блоков 2-9 памяти группы устанавливается по входу 57 блоков памяти, на который подается с нулевого входа триггера 19 сигнал логической "1". Режим последовательного заполнения блоков 2-9 памяти группы определяется входом 56 эле108450

20

10 !

55 ментов И-ИЛИ 12-19 группы на которые подается сигнал логической

"1" с выхода элемента ИЛИ 101, который пропускает сигнал логической "1" с открытого элемента И 94.

Режим прохода сигналов через элементы И 21-28 групп устанавливается разрешающим сигналом по входу 58, на который подается сиг" нал логической "1" с выхода элемента И 96, когда по сигналу

"Пуск", подаваемому с единичного выхода триггера 90, открывается первый вход элемента И-ИЛИ 67 и счетчик 85 выполняет пересчет на

+1, в результате чего на первом выходе дешифратора 86 появляется сигнал логической "1". Так как счетчики 1 и 10 находятся в первоначально установленном нулевом состоянии первые их выходы сигнаУ лами логической "1" выбирают соответственно первый бит в первом блоке 2 памяти группы, и бит с самого левого разряда регистра 47 записывается в блок 2 памяти группы. Через интервал времени, определяемый циклом работы схемы записи в блоки памяти, приходящий следующий по входу сигнал "Си.уп" равления" переводит счетчик 85 и

его дешифратор 86 во вторбе состояние, по которому сигналом логической "1" с второго выхода дешифратора 86 открывается элемент И 68 группы, а сигналом логического "0" с первого выхода дешифратора 86 закрывается элемент И 96. Сигнал логической "1" с выхода элемента И 68 группы поступает на вход элемента ИЛИ 79 группы и вход элемента ИЛИ 83 группы, в результате чего выполняется соответственно пересчет счетчика 88 на

+1, а через выход блока управления и вход 66 регистра 47 — сдвиг последнего бита влево на один разряд. После этого по сигналу "Си.управления" блок управления переходит в третье состояние, по которому сигнал логической "1" подается с третьего выхода дешифратора

86 на вход элемента И 98, сигнал подается через выход блока чправпения на вход 63 регистра 47 в том случае, если с выхода дешифратора 89 выдается сигнал логической " 1", указывающий на выполнение N =8 сдвигов регистра 47, после чего следую11084 щий байт принимается на регистр 47.

С прямого выхода элемента И 71 группы выдается сигнал логической "1", если с выхода 54 дешифратора 20 подан сигнал логической "1", указывающей на пересчет и заполнение одного блока памяти. При выполнении этого условия счетчик 85 устанавливается в состояние АВТ = 4 через элемент ИЛИ

84 группы и шифратор 87, н результа- 10 те чего блок управления переходит в четвертое состояние, при котором открынается элемент И 69 группы и элемент ИЛИ группы и через выход 51 блока управления выполняется пересчет 11 на +1 счетчика 10 через его вход 51.

По следующему, приходящему сигналу

"Си, управления" блок управления переходит в пятое состояние, при котором с пятого выхода дешифратора 86 сигнал логической "1" поступает на вход элемента И 70 группы. В зависимости от наличия или отсутствия сигнала логической "1", поступающего с выхода 62 дешифратора 11 на вход

62 блока управления, возбуждается соответственно прямой или инверсный выход элемента И 70 группы. Сигнал с прямого выхода элемента И 70 группы через элемент ИЛИ 81 группы устанавливает триггер 90 н нулевое состояние, на чем и заканчивается микропрограмма записи. Сигнал с инверсного выхода элемента И 7 1 группы через элемент ИЛИ 82 группы устанавливает счетчик 85 в первое состоя-З5 ние через шифратор 87. Блок управления начинает работать с первого шага микропрограммы, но запись уже производится в следующий по порядку блок

3 памяти группы. По сигналу логичес- . кого "0" с единичного выхода триггера 90 закрываются элементы И-ИЛИ 67 и элемент И 100, тем самым предотвращая продвижение до следующего шага блока управления (фиг.2). Операция

45 чтения УСО из памяти выполняется аналогично операции записи за тем исключением, что для ее выполнения на блоки 2-9 памяти группы с выхода триггера 91 через выход 57 блока управления и через вход 57 блоков

2-9 памяти группы подается сигнал логического "0", устанавливающий режим чтения блоков памяти, а считывание по-битно с каждого из блоков памяти на регистр 47 выполняется через элемент ИЛИ 37 при наличии сигнала, поступающего с выхода

12 элемента И 97 через выход 64 блока управления и вход 64 регистра 47.

При операции чтения вместо элемента И 94 работает элемент И 95,вместо элемента И 96 - элемент И 97,нместо элемента И 98 — элемент И 99.0пеэлемента И 98 — элемент И 99. Опеация параллельного сравнения (микропрограмма III) синхрониэируется сигналом СИ диска, поступающим на нход блока управления. При этом поступление сигнала "Си.управления". по входу блока управления синхронизируется внешним по отношению к устройству эапросч управлением диска (на фиг.2 не показано). Внешнее управление производит также начальную установку триггеров 90-92 и счетчиков 1,10,85 и 88, а также пуск блока управления установкой в "1" триггера 90. При пуске блока управления в режиме параллельного сравнения открывается элемент И 93 сигналами логической "1" соответственно с единичного выхода триггера 90, нулевого выхода триггера 91 и единичного выхода триггера 92.

При этом сигнал логической "1" с выхода элемента И 93 поступает на входы элементон И 72-78 группы.

Сигнал "Пуск", поступающий с единичного выхода триггера, открывает элемент И-ИЛИ 67 и синхросигнал

"Си.диска" через вход блока управления переводит счетчик 85 в первое состояние, при котором возбуждается первый выход дешифратора

86, сигнал которого открывает элемент И 72 группы. Сигнал логической "1" с выхода элемента 72 группы через выход 55 блока управления и вход 55 элементов И-ИЛИ 12 и 13 группы устанавливает последние н режим параллельного выбора всех

I блоков 2-9 памяти. Сигнал с выхода

59 блока управления также открывает элементы И 21-28 групп через вход 59 для параллельного приема битов из блоков 2-9 памяти. Поступающие синхронно с "Си.диска" биты диска на входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 38-45 группы одновременно сравниваются с битами, поступающими соответственно из каждого блока 2-9 памяти. В случае одного сравнения на одном из элементов ИСКЛЮЧАЮЩЕЕ ИЛИ

38-45 сигнал логической "f" устанавливает соответствующий разряз

81 группы, который по выходу сбрасывает триггер 90 в нуль, тем самым завершая операцию сравнения. При отсутствии сигнала логической "1" на входе 60 блока управления (нет сравнения на элементах ИСКЛЮЧАЮЩЕЕ ИЛИ 38-45 группы) сигнал логической "1" с инверсного выхода элемента И 76 группы поступает на вход шифратора 87 и устанавливает счетчик 85 в состояние, соответствующее шестому состоянию блока управления, при котором открывается элемент И 77 группы, который по своему выходу через элемент ИЛИ 83 группы и выход 50 блокауправления делает пересчет на +1 по второму входу счетчика 1, через элемент ИЛИ 79 группы, выход

66 блока управления и вход 66 регистра 47 - сдвиг его влево на один разряд, через элемент ИЛИ 80 группы и выход 51 блока управления - пересчет счетчика 1О и +1 по четвертому его входу, при следующем, седьмом, шаге блока управления. если на weмент И 78 группы подан сигнал логической "1" с выхода дешифратора 89, открывается элемент ИЛИ 81 группы и сбрасывает триггер 90 в нуль, завершая тем самым операцию параллельного сравнения. При отсутствии сигнала логической "1" с выхода дешифратора 89 сигнал с инверсного выхода элемента И ?8 подается на третий вход шифратора 87, выполняя установку блока управления в пятое состояние.

Предлагаемое устройство, состоя" щее иэ типовых узлов, имеет более высокое быстродействие, на порядоф сокращает среднее время поиска ин формации на вращающихся магнитных накопителях и среднее время занятости канала передачей данных.1108450 14 регистра 47, состоящего из TMS триггеров (фиг. 1), в "1". При пере*оде блока управления во второе состояние по сигналу "Си, управления" открывается элемент И 73 группы,сигнал с выхода которого через эле" мент ИЛИ 83, выход 50 блока управления и вход 50 счетчика 1 выполняет пересчет его на +1. При следующем, третьем, шаге блока управле- 10 ния открывается элемент И 74 группы, если сигнал логической "1" с выхода 53 дешифратора 20 подан через вход

53 блока управления на вход элемеМта И 74. Сигнал логической "1" с iS прямого. выхода элемента И 74 через элемент ИЛИ 84 группы устанавливает счетчик 85 в состояние, соответствующее четвертому состоянию блока управления. Сигнал логической "1" с ин- gp версного выхода элемента И 74 группы при нулевом сигнале на входе 53 блока управления через элемент ИЛИ

82 группы устанавливает счетчик 85 в состояние, соответствующее первому 2S состоянию блока управления. При четвертом шаге открывается элемент И 75 группы, и сигналом с его выхода 65 результат сравнения с выходов элементов ИСКЛЮЧАЮЩЕЕ ИЛИ

38-45 группы фиксируется на регистре 47. При следующем, пятрм,шаге блока управления сигнал логической

"1" с выхода 61 блока управления поступает на вход 61 схемы 48 сравнения, с выхода 60 которой при

35 сравнении выдается сигнал логической "1", поступающий через вход 60 блока управления на элемент И 76 группы IipH наличии сигнала логичес 4р кой "1" на входе 60 блока управления открывается элемент И 76 группы, и с прямого его выхода подается сигнал логической "1" на элемент ИЛИ

1108450

1 1084 50 б1

1108450 ф Ю

ВНИИПИ Заказ 5866!35 Тиран 699 Подписное

Фи»на» ШШ е Патент, г.У»ьород, ул.йроевтная, 4