Устройство для контроля оперативной памяти

 

УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ОПЕРАТИВНОЙ ПАМЯТИ, содержащее генератор адреса, одни выходы которого являются одними выходами устройства, а вход подключен к первому выходу блока управления, другой выход которого является выходом устройства, а вход соединен с выходом блока сравнения, одни входы которого являются входами устройства, и генератор данных, отличающееся тем, что, с целью повышения достоверности контроля путем обеспечения возможности кольцевого тестирования, в него введены первый и второй элементы И, триггер, информационный вход которого подключен к выходу старшего разряда генератора данных, первый вход первого элемента И соединен с нулевым выходом триггера, а второй вход - с одним выходом генератора адреса, первый вход второго элемента И подключен к первому выходу блока управления, второй вход - к выходу первого элемента И, а выход - к синхровходу тригге ра и к входу генератора данных, одни выходы которого соединены с другими (/) входами блока сравнения, а другие выходы и-выход триггера являются другими выходами устройстБа. f

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

S (21) 3547725/18-24 (22) 17. 11. 82 (46) 07,05;84. Бюл, ¹ 17 (72) А. П. Фадеев (53) 681.327.6(088,8) ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (56) 1. Авторское свидетельство СССР

¹ 547837, кл. G 11 С 29/ОО, 1977 °

2. Авторское свидетельство СССР № 760195, кл, G ll С 29/ОО, 1978 (прототип). (54)(57) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ

ОПЕРАТИВНОЙ ПАМЯТИ, содержащее генератор адреса, одни выходы которого яв" ляются одними выходами устройства, а вход подключен к первому выходу блока управления, другой выход которого является выходом устройства, а вход соединен с выходом блока сравнения, одни входы которого являются входами

„„Я0„„1091227 A

3 5ц С 11 С 29/00 устройства, и генератор данных, о т— л и ч а ю щ е е с я тем, что, с целью повышения достоверности контроля путем обеспечения возможности кольцевого тестирования, в него введены первый и второй элементы И, триггер, информационный вход которого подключен к выходу старшего разряда генератора данных, первый вход первого элемента И соединен с нулевым выходом триггера, а второй вход — с одним выходом генератора адреса, первый вход второго элемента И подключен к первому выходу блока управления, второй вход — к ьыходу первого элемента И, а выход — к синхровхаду триггера и к входу генератора данных, одни 8 выходы которого соединены с другими входами блока срагнения, а другие выходы и.выход трпггсра являются С: другими выходами у тройстт,а, 1091227 соединяется я, вторые управляюи также уемо у ЗЗУ 11.

H контpçëя гся гепзравыходы коИзобретение относится к запоминающим устройствам и может быть использовано для функциональнога контроля оперативной памяти„

Известно устройство для контроля оперативной памяти (11, Недостаткам. :. известного устройства являются последов-"тельныи порядок обращения к адреса., сложность формирования эталонной,;нформации и возможность генерирования только одной псевдослучайной последовательности, Наиболее близким техническим решением к изобретению является устройство для контроля блоков памяти, содержащее генераторы адреса и данных, подключенные к входам контролируемого блока памяти, схему сра.внеиия и блох управления, соединенный с выходом схемы сравнения и входами генератора адреса и блока памяти (21.

Недостатком этого устройства является невысокая достоверность контроля.

Цель изобретения — повышение досто 2э верности контроля путем обеспечения вазможности кольцевого тестирования.

Поставленная це-. ь достигается тем, что в устройство для контроля оперативной памяти„ сод ржащее генератор 30 адреса, адни выходы которого являют= ся одними выхо,-,,ами ;стройства, а вход подключен к первому выходу блока управления другой выход KoTopoT Î яв"" ляется выходом устройства, а вход соединен с выходом блока сравнения, од.".и выходы которого являются входами устройства, и генератор данных, введены гервый и второй элементы И, триггер, информационный вход которого . подключен к выходу старшего разряда генератора данных, первый вход первого элемента И соединен с нулевым выходом триггера, а второй вход — с одним выходом генератора адреса, пер-<> вый вход второго элемента И подключен к первому выходу блока. управления, второй вход — к выходу первого элемента И, а выход — к сипхровходу триггера и к входу генератора,цанных, одни выходы которого соединены с другими входами блока сравнения, а другие выходы и выход триггера являются другими выходами устройства.

На. чертеже приведена функциональная схема нредл»гаемого устройства.

Устройство содержит блок управления, элементы И 2 и 3, генератор

4 и 5 соответственно адреса и цанных, в состав каждого из которых входят

Гл.-разрядный регистр 6 сдвига, сумматор 7 по модулю два и дешифратэр 8, триггер 9 и блок 10 сравнения, Генераторы 4 и 5 выполнены эдинаково, В каждом из них выход дешифра-. тора 8 соединен с первым входом сумматора 7 по модулю два, выход когорого соединен с информационым входа. регистра 6 сдвига, который под:.ключается: к дешифратору 8 — выходами разрядов 1, 2", 3 ...„...,гп-.1", к второму входу сумматора 7 по модулю два— выходом разряда rn"и к третьему входу или группе входов сумматора 7 па мо,цулю два — выходами разрядов, эпределяемыми правилом кодирования, Первый выход блока 1 управления подключен к синхронизирующему входу регистра 6 сдвига генератора 4 адре" са непосредственно, а к синхронизирующим входам регистра 6 сдвига и триггера 9 — через первый элемент И 2, инверсный вход которого саединс.н с выходом второго элемента И 3, г:рямой и инверсный входы которого соединены соответственно с выходом цешифратора 8 и Р1-м разрядом регистэа 6 сдвига генератора 4 адреса ° !!

Выход и; -го разт яда регистре. 6 сдвига генератора 5 дап..вгх соединен с информационным вхадсг .::;ггера 9, выход которого, а также ив|ходы 2 ", 3 ", ° ft

ll

4, ...,, .. °, г -rn разрядов ре гистра

6 сдвиг» генератора 5 данных являются информационными вы"-=;..»ми yñòðoéства„ а выхоцы разрядов 1", 2, 3

)(° ° .. ° ., регистра 6 сдв га генератора 4 адреса являются адреспымн выходами устройства и соединяюгся соответственно с информационными и адресными входами контролируемого 0:-У 11, информационные выходы которого являют я информационными входами устройства и соединяются с первыми входами блока 10 сравнения, вторые входы которого подключаются к выходам разрядов 1", 2, 3"... „... " регистра 6 сдвига генератора 5 данных.

Выход блока сра.внения с входом блока управлени выходы которого являются щими выходами устройств» подключаются к контролир

Основой устройства дл оперативной памяти являю торы 4 и 5, паралл льные

1091227 торых подключаются соответственно к адресным и информационным входам контролируемого ОЗУ и обеспечивают запись в ОЗУ псевдослучайной последовательности данных при псевдослучай- 5 ном порядке обращения к адресам. Ге" нераторы 4 и 5 адреса и данных построены на основе регистров 6 сдвига одинаковой длины с сумматорами 7 по модулю два в цепи обратной связи.

При этом обратные связи включаются в соответствии с правилами кодирования так, чтобы генерировалась рекуперативная последовательность максимальной длины — M -последователь- 15 ность. Длина регистра выбирается равной числу разрядов шины адреса.

Для регистра сдвига длины m длина

М вЂ” последовательности равна 2 — 1, т.е. при генерации данной последова- 20 тельности на параллельных выходах регистра сдвига формируются все виды кодовых комбинаций, кроме комбинации, состоящей из нулей, Для того, чтобы проверка произво- 25 дилась на всех видах кодовых комбинаций, в том числе и на нулевой, используют генератор псевдослучайной последовательности, формирующий псевдослучайную последовательность на основе полного кодового кольца.

Особенностью генератора является то, что к rn 1 младшим разрядам регистра сдвига подключается дешифратор

8 нулевой комбинации, выход которого

35 соединен с дополнительным сумматором по модулю два, включенным в цепь обратной связи, При отсутствии единичного сигнала с выхода дешифратора сигнал в цепи обратной связи проходит40 через дополнительный сумматор по модулю два без изменений, а при наличии единичного сигнала — инвертируется, В табл. 1 и 2 приведен пример фор-. мирования кодовых комбинаций на парал-45 лельных выходах четырехразрядного регистра сдвига.

В исходном состоянии в регистр сдвига записана ис: одная кодовая комбинация 1!11, Затем на первом и втором такте в регистре производится

50 сдвиг информации вправо и формирование псевдослучайной последовательности по правилу кодирования М-последовательности, т.е, в данном случае суммируются по модулю два символы

3-го и 4-ro разрядов регистра сдвига.

Так как при этом единичный сигнал на выходе дешифратора отсутствует, то результат суммирования через дополнительный сумматор по модулю два записывается в первый разряд регистра сдвига без изменений.

Но на третьем такте, когда в регистр сдвига запишется комбинация

0001, на выходе дешифратора появится единичный сигнал, который, воздействуя на дополнительный сумматор по модулю два, изменяет единичный сигнал в цепи обратной связи на нулевой, в результате чего на четвертом такте в регистр сдвига запишется кодовая комбинация 0000. При этом единичный сигнал на выходе дешифратора сохраняется и производится инвертирование нулевого сигнала в цепи обратной связи так, что на пятом такте в регистр записывается комбинация !000.

После этого единичный сигнал на выходе дешифратора 8 исчезает и производится генерация рекурренты по правилу кодирования N -последовательности до следующей комбинации 0001, после чего снова формируется нулевая комбинация, т.е. кодовая последовательность будет циклически повторяться.

Влок управления обеспечивает формироваíi е в cocrçe-ствии с требуе-. мыми временными диаграммами сигналов записи, считывания, сравнения, выборов кристаллов, начала и конца контрс ля, а также тактовых импульсов, необходимых для контроля ОЗУ °

1енераторы 4 H 5 адреса и данных должны формировать псевдослучайные послецовательности одинаковой длины

Щ где rn — длина регистра сдвига, равная числу разрядов адресной шины

ОЗУ, но структура их может быть различной, т.е ° о и1 могут формироваться по различным правилам кодирования.

Предположим, что генераторы 4 и 5 адреса и данных генерируют одинаковые псевдослучайные последовательности кодовых комбинаций длиной

2 =16 так, как это показано в табл. и 2. Фазирование генераторов предлагаемого устройства является необязательным, так как они могут начинать работу с любой кодовой комбинации, но для повторяемости результатов контроля желательно в начале цикла проверки записывать в регистры сдвига обоих генераторов какие-либо исходные комбинации.

Пусть, например, н начале цикла пговерки регистры сдвига обоих гапе10912Ï

<5 раторов обнуляются, а в триггер 9 записывается l". По сигналу начала контроля иэ блока управления на синхронизирующий вход регистра сдвига генератора 4 адреса и прямой вход - 5 первого элемента И 2 начинают поступать тактовые "мпульсы. Но в связи с тем, что в ис:, дном состоянии в регистр 6 сдвига I.ellåðàòoðà 4 адреса записана коыбинапи! "..000,, срабатывает !О дешифратор 8 это!-о гоп тратора и единичный сигнал с его выхода через второй элемент И 3„ открытый нулевь!м потенциалом, поступающим на его инверсный вход с m -го разряда регист- 1 ра 6 сдвига, поступает на инверсный вход первого эт!е!!е1!та И 2 и закрывает его, а результате чего тактоBble- ИМПУ 1ЬСЫ На С!ти!ХPOНHЗHPУт!О!!!И 1 вход регистра 6 сдвига гепгратора 5 2п данных не поступают.

Поэтому под действием первого тактового импульса производится сдвиг ин!!Ьормации только в рег!!стре

6 сдвига генератора 4 адреса, в

?5 результате чего в него запишется комбинация 1000, при этом сигнал на выходе дешифратора 8 исчезает и под действиеи следующих тактовых имп--.льсов начинает также работать .30 знератор 5 данных, который т первом цикле 17oprIIIpye i и!7С7!Гдова ель!!Ость кодспъ1х комбинаций, отста1ощу!о от

ПОСЛ! ДОВатЕЛЬНОС 11 КОДОВЫХ КОМОИНа: ий генеРа I îpà 4 аДРес 7. На оДин так г т

Б зто же время с по!!О!ц1,!о три;-гера 9 ф !Ируется пocJie»o77a real !roc.fI»iI«1>прт ° мационных кодов, которая задержана относительно последоза fåirüíîñòH генератора 5 данных еще ъ!а один такт, Эти информационные комбинации

40 каждом такте эаписыва!отся в ОЗУ по адресам, формируе,.IIIã. генератором 4 адреса, Так, в пе17!7ом ц11к7!е г!о ад17есаг 3, 4 записывав cH HH cJIO 0 по адресу 2-8, по адресу 9-4 Ä llo адресу 12-2 и -..ä. В каждом следующем цикле на каждом такте по каждому адресу производится два обращения к памяти: сначала считывание 1!нфор!!ации

50 из ОЗУ, затем запись пс э гому же ад— т ресу новой информации, Обповнепие информации, запи!ываемой Io каждому адресу, достигается Те!!, что в конце каждого никла па адресе 0000 п!7явг!я 5 ется единичный сигнал на выходе в-.о- 75 рого элемента И 3, когорый закрывает первый элемент И 2 и запрещает npozloæäeHHe на синхронизирующий вход генератора 5 данных одного тактового импульса. В результате этого, если в первом цикле генераторы 4 и 5 работали со сдвигом по фазе на один такт, то во втором цикле фаза генератора 5 данных будет отставать от фазы генератора 4 адреса на два такта, в третьем такте на 3, в четвергом на 4 и т.д, При этом в каждом цикле по каждому адресу будет записываться новая информация. 11апр!!мерт пo адресу 9 в пергом цикле записывается

sHcJio 4, во втором — 8, в третьем

О, в четвертом — 1 и т.д. Через 2 т

2 -1=16 циклов или 2 =256 тактов фаза генератора S,дан " !Sc сно!за будет О гстават. от фазь: гeiieprff opfl адреса. на ад!Пн такт., что с значае;, ЧТО ЗаКОНЧИ77СЯ Пс Iт1ьвй ЦИКЛ ПPJОВ!" РКИ

ОЗУ. При этом при псевдосл5 чайном характере изменения адресов и д-llных по каждому из адресов будут

>m

ЗаПИCBIIhi I ГЧКтатlЫ ВСЕ !ЗИДЫ ИНфоР матционных коДовых Ico! !бипаци11 Ico личество которых р;п!Но 2 . Таки: образом, длительность полно о цикла проверки равна 2 где

° 2!тт, длптельпость периода так говых имПУЛ1 СОВ, ИЛИ „т! С ., О 7КЕ СНМОЕ, т! 2 .! т 1 де и — ":б!тттее число ттт!аде!! памяти, Оцной из важ: ых задач !co!!òpoëÿ исправности ОЗУ является !1.отр:.!иртзваНт!Е В КтЬтт то "» !" ИКЛЕ Э а77О IIICJ?i HHфс17

МаЦИИ т КОТOPтьн т,О IEkià СОВПадатЬ С

Инфо риац!!Ъ.Й, З;!ГтHCLIIIНЕМОй I7 ОЗУ

Н17еД!тlДУЩем VIII(Jle, и «! спользт Ов ать сЯ для с17ав1-:ения со с !Итывае7;ой инфорЕ Д

ПОи инфО17маци!1 Hcllofiüç loòся сигналы с я с выходов 1, ?, 3 „..., ш разрядов регистра 6 сдвига генератора 5 данных ° 1" качеcl di . Пнформациогп ых кодовых комб!и!ац!!Й исполь-1у!отея сигналь!

t(. !! с выходов 2, 3, 4,...Il! регистра

6 сдвига генератора 5 данных и ри!гера 9. Последовательность информациО!Ппях кодов всегда отстает olf последовательности эталонных кодс в на один так f, Б7lаг Ода17» та IОНЪ!Ъ|й !!ОД ПРИ СДВГ e FI тД такт становится инфо17ъ!а!1!!О!!!.ым кодом, к. 7торый и зап1!сывае ссН в v3», т,. е. зталонпый код всегда на ОНИH Tellò

OlIePeæàЕт ИНфОРМНЦИОН II IH КОД, т! В

; !тт связи с Tell что 13 1 а7кдом поcJ!? J!г ile. 4

Ll !клс последовательность э feJ.o шых инфо17ма:,иогп1ых кодов Отс-. ает на один

1091227

Т а б л и ц а 1 ч

Но- Номерр,мер цик-1 так

-ла а

Деся Но- Но1

Ад- Зта Ин«1 рес-. :loH форный яь«« 1 макод код 1цион

Ho- Пер- Втоме- вый рой ре- Чет-, ий 1вер1

Эталонный фор- матич- мер мер ный цик- так рес, «ГЫ«1 код ра раз-1разтак- ряд,,ряд та !

as- тый! яд раз-I

lРЯД

1 код ци1он«Ш««1 код ла та!, ный

11

0 1

1 1

15 0 0

12 8 0

5 12 9 2

6 6 12 9

7 11 6 12

11 2 4

8 5 11 6 4 56 5 9

10 12 9

18 6 12

14 11 6

15 5 11

9 10 5 11 57

l0 13 10 5 58

11 14 13 10 59

12 15 14 13 60

61 7 10 5

13 7 15 14 такт от аналогичных последовательностей в предыдущем цикле, то опережение в одном случае и отставание в другом взаимно компенсируются и эталонные коды по каждому адресу будут совпадать с тем« «нформационными кодами, которые были записаны по тем же адресам в предыдущем цикле.

Так, если в первом цикле по адреЦ су 6 записывалось число 9, то во втором цикле по адресу 6 эталонный

11 код тоже равен чис.«у 9, если в:первом ц:1кле по адресу 13" записывалось число 5, то во втором цикле эталонный код по адресу 13" также равен чпс;«у 5, ес «и во втором цикле (I по адресу 3 записывалось число 14, я то в третьем цикле по адресу 3 эталонный код также равен 14 и т.ц, Сравнение считываемого из ОЗУ «и формационного кода с эталонным кодом производится в блоке 10 сравнения, выход которого соеедииен с входом блока 1 управления, Блок управления выносит решение об исправ ости ОЗУ только в том случае, если за время полного цикла проверки считываемый иэ ОЗУ информационный код на ка кдом такте совпадает с соответствующим .эталонным кодом.

В общем случае, когда число разрядов шины адреса не равно числу разрядов шины д««нных, число разряцов регистрог. сдвигов обоих генераторов выбирается равным большему пз этих чисс.l, а шина, ч««с «о раэряцоь у ко горо«1 меньше, подключается к ст.«ршим разрядам регистра

15 сдвига, а млад::1ие разряды этого регистра ««е испольэуютгя.

Технико-эконо ическая эффективность -включается в том, ч.о предла2б гаемое устройс гво поз« оляет записыв<1 1 ь «1Г Оцноро.1ную 1.0 с1 pg кт;ре иифор . ацд !0 11 пако«иггoll«.- и поэтому яв:«яется эффсктивн1,:и тестом для контроля;-«акопите lo Одиоьре" lc Híî псев25 дос.lp ÷ë .нь:й« порп:3ок обращения к адресам ОЗУ делает его эффективным для контроля адресных дешифраторов ОЗУ.

1 3 0 1 49 Я 7

2 4 8 0 50 4 3

3 2 4 8 51

4 9 2 4 52 9 0

1091227

Пооаолжение табл. ет- Деся Но- Но-! ер- тич- иер иер тый, ный, цнк- так

as- код I ла та

Адрес ный код

- Инн" формата он меер цнк а ер ак ра такта од циан" ный код

1 (15 (О (О 0

14 3 7 15

15 l 3 7

16 0 1 3

62 3 13 10

1 14 )3

64 О 15 14

17 8 1 3 65 8 15 14

18 4 О бб 4 ? !5

19 2 8 О 67 2 3 7

20 9 4 8

68 9 1 3

21 12 2 4 69 12 О

22 6 9 2 70 6, О

23 11 12 9 7l 11 4 8

2 24 5 6 12 5 72 ч

25 10 11 б

26 13 5 11 74 13 12 9

27 14 10 5

28 15 13 10 76 15 ll б

29 7 14 13 77 7 б

30 3 15 }4 78 3 10 б

31 1 7 15 79 1 13::О

32 О 3 7 80 0 14 3

1 О 14

1 !5

I5 1 1

l6 1 1

3 40 5 12 9 6. 88 5 4 8

89 10 2 и

90 !3 9 2

4! 10 6 12

42 13 11

О 1 1 1 7

О О 1 1 3

О О 1 1

О О О О О

1 О О О 8

0 1 О 0 4

О О 1 О 2

1 0 0 1 9

l 1 О 0 12

10 . 0 I О 6

I I О 1 11

12 О 1 О 5

13 l О 1 О 10

14 l I О 1 13

17 О 1 1 1 7 . Q О О I I 3

19 О О 0 1 1

20 О О 0 О О

21 I О О О 8

22 О 1 0 О 4

23 О О 1 О 2

24 1 О О 1 9

25 1 1 О О 12

О I 1 О 6

33 8 3 7

34. 4 1 3

35 2 О 1

36 9 8 О

37 12 4 8

38 б 2 4

39 11 9 2

8! 8 14 !3

82 4 15 i4

83 2 7 15

84 9 3

85 12

86 6 О

87 11 8 О

1091227

НоПер- Втовый рой

Третий

ЧетДесяНо- НоЗта

ИнфорНоI;oЭталонный мевертый тичный мер мер цик- такла та ресный лон формационмер рес ный мер так ра раз- разряд ряд разPF ный мациктакразряд код код код ционный ла код код та ный коg код

0 0

0 1

4.4

5 11

43 14

1 11

13 10

45 7

0 10

1 13

46 3 14 13

47 1 15 14

48 0 7 15

97 8 13

193

194 4 12 9

195 2 6 12

196 9 11 6

197 12 5 11

198 6 10 5

199 11 13 10

13 200 6 14 13

201 10 15 14

202 13 7 15

203 14 3 7

204 15 1 3

205 7 0 1

206 3 8 0

207 1 4 8

200 0 2 4

3 7

104 5 8 0 10 152 5

2 4

9 2

12 9

6 12

157 7

158 3

159 1

160 0

27 1 0 1

28 0 1 0 1 5

29 l 0 1

30 1 1 0

31 1 1 1 0 14

32 l 1 1 1 15

9? 8 13 10

98 4 14 13

99 2 15 14

100 9 7 15

101 12 3 7

102 6 1 3

103 11 0 1

105 10 4 8

106 13 2 4

107 14 9 2

108 15 12 9

109 7 6 12

110 3 11 6

ill 1 6 11

112 0 10 5

44 15 10 5

146 8" 11 6

146 4 6 11

147 2 10 6

148 9 13 10

149 12 14 13

150 6, 15 14

151 11 7 15

153 10 1 3

154 13 6 1

155 14 8 6

156 15 4 . 8

Продолжение табл, 1

91 14 12 9

92 15 6 12

93 7 11 6

94 3 5 !1

95 1 10 5

96 0 13 10

Т а б.л и ц а 2

)09)227

Продолжение табл. 2

9 !О l l 1" 13 14 ) 5

1з

I 3 I

4 5 6

16l

209

1!3

114

10

162

210

163

115

15 14

I0

116 9

117 12

164

2 1.2

l 6 5

)2

213

166

214

10

167

119

120

168

216

)О

14

1 11

13

2)7

169

10

218

170

)22

219

15

123

220

172

124

)5

221

125

222

126

223

224 0

128 О

226

227

179

13 10

180

l32

229

12

181

230 б

231

183

15, 14

7 1Б

232

184

)36

233

185

О 1

8 О

4 8

138

14.

235

О

)87

14

l 39

140

236

188

237

189

238 3

190

239

143

144

241

253

242

254

243

9 2

12 9

6 12

11 6

8 О

4 8

4

9

1

8

12

1091227!

14- 15

255 1

256 0

1 3

0 l

249 10 10 5

250 13 13 10

251 14 14 13 цдиИПИ Заказ 3087/48 Тираж 575 По сное

Я

11 япн илнал ППП Патент, г. Ужгород,ул.Проектная, 4

1 2 3 Ф 6 6 7 в 9 10

244 9 9 2

245 12 12 9

246 6 6 12

247 ll 11 6

16 248 5 5 11

6 6

7 1!

8 5

9 10

10 13

l 1 14

12 15

13 7

14 3

15 1

16 0

12 9

6 !2

11 6

5 11 !

О 5

13 10

14 13

15 14

7 15

3 7

) 3